УЗБЕКСКОЕ АГЕНТСТВО ПОЧТЫ И ТЕЛЕКОММУНИКАЦИИ

ТАШКЕНТСКИЙ ЭЛЕКТРОТЕХНИЧЕСКИЙ ИНСТИТУТ СВЯЗИ

 

Каф. ЦТиУСЭ

 

Абдуллаев Д. А.

 

КОНСПЕКТ ЛЕКЦИЙ ПО КУРСУ:

ЦИФРОВАЯ ТЕХНИКА И МИКРОПРОЦЕССОРЫ

 

 

 

 

 


Ташкент-2000

 

 


ОГЛАВЛЕНИЕ

Лекция 1.    Системы счисления..................................................………………………………..……. ...4

Лекция 2.    Преобразование чисел из одной системы счисления в другую...............................……...8

Лекция 3.    Логические основы цифровой техники..................……………………………………….12

Лекция 4.    Способы задания логических функций..................……………………………………….16

Лекция 5.    Синтез комбинационных устройств.......................……………………………………….21

Лекция 6.    Минимизация функций с использованием карт  Карно..............................................…..26

Лекция 7.    Логические элементы..............................................………………………………………..28

Лекция 8.    Преобразователь кода для цифровой индикации.....……………………………………..33

Лекция 9.    Мультиплексоры и демультиплексоры..................…………………………………….…37

Лекция 10.  Шифраторы...........................................................……………………………………….....40

Лекция 11.  Дешифраторы..........................................................……………………………………..…43

Лекция 12.  Программируемые логические устройства с матричной структурой…………………..48

Лекция 13.  Триггеры...................................................................……………………………………..…51

Лекция 14.  Синхронные   триггеры   со   статическим управлением……………….....................….57

Лекция 15.  Счетчики...........................................................……………………………………...….… 64

Лекция 16.  Кольцевой счетчик.................................................………………………………………...69

Лекция 17.  Сумматоры..............................................................………………………………………...73

Лекция 18.  Десятичные сумматоры...........................................…………………………………….…79

Лекция 19.  Принцип  аналого-цифрового преобразования информации.….................................…..82

Лекция 20.  ЦАП (продолжение)................................................……………………………………..…87

Лекция 21.  Аналого-цифровые преобразователи.....................…………………………………….…90

Лекция 22.  Аналого-цифровой преобразователь следящего  типа…………..........………………....94

Лекция 23.  Принцип работы ЭВМ.Поколения ЭВМ...............…………………………………….….96

Лекция 24.  Два подхода к построению процессоров...............……………………………………...101

Лекция 25.  Построение микропроцессоров с использованием различных

                     микропроцессорных    комплектов..………………………………………………….…106

Лекция 26.  Микропроцессорные   системы   на   основе

                     микропроцессорного комплекта серии КР580……………………………………….…109

Лекция 27.  Микропроцессор КР580ВМ80А...............................………………………………….….113

Лекция 28.  Формат данных и команд..........................................………………………………….…115

Лекция 29.  Принцип       работы       микропроцессора   КР580ВМ80А………………………........118

Лекция 30.  Генератор тактовых импульсов КР580ГФ24........……………………………………....121

Лекция 31.  Режим ожидания микропроцессора..........................………………………………….…124

Лекция 32.  Шинные   формирователи   КР580ВА86   иКР580ВА87........................................…….127

Лекция 33.  Формирование     управляющих     сигналов

                     микропроцессорного устройства......………………………………….......................…..131 

Лекция 34.  Системный контроллер КР580ВК28 (КР580ВК38)……………………………………..135

Лекция 35.  Программируемый параллельный интерфейс  КР580ВВ55…................................……139

Лекция 36.  ППИ  КР580ВВ55А.......................................................……………………………..……142

Лекция 37.  Программируемый последовательный интерфейс  КР580ВВ51………………............147

Лекция 38.  Последовательный программируемый интерфейс КР580ВВ5..……….........................151

Лекция 39.  Режимы работы УСАПП КР580ВВ51....................………………………………….…..154

Лекция 40.  Микропроцессорный комплект КР1810.................………………………………….…..158

Лекция 41.  Микропроцессорный     комплект     КР1810(продолжение)...............................……...162

Лекция 42.  Полупроводниковые запоминающие устройства..……………………………….…….167

Лекция 43.  ПЗУ (продолжение)......................................................…………………………..……….170

Лекция 44.  Организация блока памяти......................................…………………………….………..173

Лекция 45.  Перепрограммируемые постоянные запоминающие устройства............................…...176

Лекция 46.  Современные микропроцессоры.............................…………………………….………..178

Лекция 47.  Р Е N Т I U М процессор.............................................…………………………..………..181

Лекция 48.  Печатающие устройства............................................………………………..…………...186

                     Список литературы................…...........................……...………………….…......………190


Лекция 1.

Тема: Системы счисления.

Представление чисел в различных системах счисления

Для представления в цифровых устройствах чисел, а также другой информации в процессе программирования наряду с привычной для нас десятичной системой счисления широко используются другие системы. Рассмотрим наиболее употребительные позиционные системы счисления. Числа в таких системах счисления представляются последовательностью цифр (цифр разрядов), разделенных запятой на две группы: группу разрядов, изображающую целую часть числа, и группу разрядов, изображающую дробную часть числа:

...а2а1а0,а-1а-2...

Здесь а0,а1... обозначают цифры нулевого, первого и т. д. разрядов целой части числа, а-1,а-2 ... — цифры первого, второго и т. д. разрядов дробной части числа.

Цифре разряда приписан вес рк ,где р — основание системы счисления; к — номер разряда, равный индексу при обозначениях цифр разрядов. Так, приведенная выше запись означает следующее количество:

 N = ... + а2 • р2 +а1 • р1+а0 • р0+а-1 • р-1+а-2 • р-2+...

 

 


Для представления цифр разрядов используется набор из р различных символов. Так, при р = 10 (т. е. в обычной десятичной системе счисления) для записи цифр разрядов используется набор из десяти символов: О, 1, 2,...,9. При этом запись 729,32410 (здесь и далее индекс при числе указывает основание системы счисления, в которой представлено число) означает следующее  количество:

 

 Используя такой принцип представления чисел,но выбирая различные значения основания

р,можно строить разнообразные системы счисления.

В двоичной системе счисления основание системы счисления р = 2. Таким образом, для записи цифр разрядов требуется набор всего лишь из двух символов, в качестве которых используются 0 и 1.

Следовательно, в двоичной системе счисления число представляется последовательностью символов 0 и 1. При этом запись 11011,1012 соответствует в десятичной системе счисления следующему числу:

 

 


 

В восьмеричной системе счисления основание системы счисления р=8. Следовательно, для представления цифр разрядов должно использоваться восемь разных символов, в качестве которых выбраны О, 1, 2,..,7 (заметим, что символы 8 и 9 здесь не используются и в записи чисел встречаться не должны). Например, записи 735,468 в десятичной системе счисления соответствует следующее число:

 


т. е. запись 735,468 означает число, содержащее семь раз по 82 = 64, три раза по 8 =8, пять раз по 8° = 1 ,четыре раза по 8-1 =1/8, шесть раз по 8-2 = 1/64.

В шестнадцатеричной системе счисления основание системы счисления р = 16 и для записи цифр разрядов должен использоваться набор из 16 символов: О, 1, 2, ... ,9, А, В, С, D, Е, F. В нем используются 10 арабских цифр, и до требуемых шестнадцати их дополняют шестью начальными буквами латинского алфавита. При этом символу А в десятичной системе счисления соответствует 10, В — 11, С — 12, D — 13,Е—14,F-15.

Запись АВ9,С2F16 соответствует следующему числу в десятичной системе счисления:


Для хранения n-разрядных чисел в цифровой аппаратуре можно использовать устройства, содержащие п элементов, каждый из которых запоминает цифру соответствующего разряда числа. Наиболее просто осуществляется хранение чисел, представленных в двоичной системе счисления. Для запоминания цифры каждого разряда двоичного числа могут использоваться устройства с двумя устойчивыми состояниями (например, триггеры). Одному из этих устойчивых состояний ставится в соответствие цифра 0, другому — цифра 1.

При хранении десятичных чисел каждая цифра десятичного числа представляется в двоичной форме. Такая форма представления чисел называется двоично-кодированной десятичной системой. Например, число  765,9310   в  двоично-кодированной  десятичной  системе представляется в следующем виде:

 


 

Следует заметить, что, несмотря на внешнее сходство двоично-кодированного десятичного числа, содержащего в разрядах лишь цифры О и 1, с двоичным числом, первое не является двоичным. В этом легко убедиться. Например, если целую часть приведенной выше записи рассматривать как двоичное число, то оно при переводе в десятичную форму означало бы 189310, что не совпадает с целой частью исходного числа 765.

Рассмотренный способ двоичного представления (кодирования) десятичных цифр использует так называемый код 8421 (название кода составлено из весовых коэффициентов разрядов двоичного числа).Наряду с этим кодом при двоичном кодировании десятичных цифр используются различные другие коды, наиболее употребительные из которых приведены в табл.1.1.                               

                                                                                                                                                  Таблица 1.1

Десятичная цифра

Двоичное кодирование десятичной цифры

код 8421

Код 2421

код 2 из 5

код с изб.3

код 3а+2

код 7421

0

0000

0000

1100

0011

00010

0000

1

0001

0001

0110

0100

00101

0001

2

0010

0010

0011

0101

01000

0010

3

0011

0011

0001

0110

01011

0011

4

0100

0100

1000

0111

01110

0100

5

0101

1011

1010

1000

10001

0101

6

0110

1100

0101

1001

10100

0110

7

0111

1101

0010

1010

10111

1000

8

1000

1110

1001

1011

11010

1001

9

1001

1111

0100

1100

11101

1010

 

Код 7421 интересен тем, что любая кодовая комбинация содержит не более двух единиц. В коде 2 из 5 все кодовые комбинации содержат точно две единицы. Это свойство используется для обнаружения ошибочных комбинаций (ошибочное распознавание любого из символов принятой кодовой комбинации изменяет число единиц в этой комбина­ции).

Пары десятичных цифр, сумма которых равна девяти, составляют цифры, взаимно дополняющие друг друга до девяти (0 и 9, 1 и 8, 2 и 7,...). В коде 2421 и коде с избытком 3 кодовая комбинация, соответствующая любой из десятичных цифр, представляет собой инверсию комбинации, соответствующей ее дополнению до девяти. Например, в коде 2421 паре взаимно дополняющих до девяти цифр 2 и 7 соответствуют комбинации 0010 и 1101, каждая из которых образуется как инверсия другой. Это свойство упрощает выполнение в цифровых устройствах арифметических операций над десятичными числами. Таким же свойством дополнения до девяти обладает код За + 2. Кроме того, этот код имеет и другое полезное свойство: любая пара кодовых комбинаций отличается не менее чем в двух разрядах, что позволяет обнаруживать ошибочные комбинации (ошибка, изменяющая цифру одного разряда любой из кодовых комбинаций, приводит к так называемой  запрещенной  комбинации,  не  используемой  для представления десятичных цифр в этом коде).

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Лекция 2

Тема: Преобразование чисел из одной системы счисления в другую

 

Основания восьмеричной и шестнадцатеричной систем счисления выражаются целой степенью двух (8=23, 16=24) Этим объясняется простота преобразования чисел, представленных в этих системах счисления в двоичную систему счисления и обратно.

Для перевода чисел из восьмеричной системы счисления в двоичную достаточно  каждую  цифру восьмеричного числа представить трехразрядным двоичным числом. Например,

 


 

 


  Перевод шестнадцатеричных чисел в двоичную систему счисления достигается   представлением   цифр   шестнадцатеричного   числа четырехразрядными двоичными числами. Например,

 

 

 


При обратном переводе чисел из двоичной системы в восьмеричную или шестнадцатеричную систему счисления необходимо разряды двоичного числа, отсчитывая их от запятой влево и вправо, разбить на группы по три разряда в случае перевода в восьмеричную систему или на группы по четыре разряда в случае перевода в шестнадцатеричную систему счисления. Неполные крайние группы дополняются нулями. Затем каждая двоичная группа представляется цифрой той системы счисления, в которую переводится число. Например,

 

Большую сложность представляет перевод чисел из десятичной системы в двоичную и обратно. Метод такого перевода зависит от системы счисления, в которой проводятся арифметические операции, необходимые для перевода числа из одной системы счисления в другую. Если перевод осуществляется вручную, то операции будут выполняться в десятичной системе счисления, если цифровым устройством — то в двоичной системе счисления.

Перевод чисел с выполнением операций над десятичными числами.

           Так как перевести числа из двоичной системы в шестнадцатеричную и обратно нетрудно, то для простоты выкладок рассмотрим перевод чисел из шестнадцатеричной системы в десятичную и обратно.

            В качестве примера перевода числа из шестнадцатеричной системы в десятичную систему выберем число 9А5Р,С83В16. С учетом весов разрядов шестнадцатеричной системы счисления запишем это число в десятичной системе счисления:


 

Здесь  путем   группировки   членов  вычисление  полиномов представлено в форме так называемой схемы Горнера, обеспечивающей минимальное число выполняемых операций умножения.

Вычисления в приведенном примере дают следующий результат:

 

9A5F,C83B16=39519,782150210

 

Целая часть числа преобразуется точно, дробная часть — приближенно. При этом вычисления при нахождении дробной части выполнялись с точностью, определяемой семью десятичными разрядами.

 

 


Рассмотрим обратный перевод чисел из десятичной системы счисления в шестнадцатеричную. Воспользуемся приведенным выше примером. Теперь будем считать заданным число 39519,782150210 и искать его представление в шестнадцатеричной системе счисления. Преобразуем целую часть числа. Из равенства

 

 

можно    вывести    следующее    правило    получения    цифр шестнадцатеричного представления. Деление правой части равенства (т. е. целой части заданного десятичного числа) на 16 дает частное (9*16+10)- 16 + 5 и остаток 15 (т. е. F); деление полученного частного на 16 дает частное 9* 1 б + 10 и остаток 5; деление последнего частного на 16 приводит к частному 9 и остатку 10(т.е. А). Таким образом, последовательно деля на 16 целую часть десятичного числа и образующиеся частные, получаем в последнем частном и остатках цифры всех разрядов шестнадцатеричного представления целой части числа.

Покажем эти действия по преобразованию десятичного числа 3951910 в шестнадцатеричную систему счисления:

 


Теперь рассмотрим преобразование дробной части десятичного числа в шестнадцатеричную систему счисления. Из равенства

 


 

 

 

 


следует, что для получения цифр разрядов дробной части шестнадцатеричного числа (0,С83В16) необходимо последовательно умножать на 16 дробную часть исходного десятичного числа и дробные части образующихся произведений. При этом целые части этих произведений являются цифрами шестнадцатеричного представления:

 

Таким образом, 0782150210 = 0,С83АFЕ ... 16 » 0,С83В16 .И в этом случае убеждаемся, что дробные числа преобразуются неточно.

Перевод чисел с выполнением операции в двоичной системе счисления. Рассмотрим перевод десятичных чисел в двоичную систему счисления. Для иллюстрации метода перевода выберем десятичное число 937,56810, которое представим в следующей форме:  

 

 


Представив числа, входящие в правую часть равенства, 4-разрядными двоичными числами, запишем выражения для преобразования целой и дробной частей:

 

 

 


Получаемые в результате выполнения операций над двоичными числами    значения    являются   двоичными    представлениями соответственно целой и дробной частей исходного числа.

Рассмотрим обратный перевод двоичных чисел в десятичную систему счисления.   Перевод   целых   двоичных   чисел   производится последовательным делением в двоичной системе счисления на число 1010; исходного двоичного числа и всех образующихся частных. При этом последнее частное и возникающие при делении остатки являются двоичными представлениями цифр разрядов искомого десятичного представления числа.

Перевод   дробной   части   двоичного   числа   производится последовательным умножением на двоичное число 1010; исходного числа и дробных частей получаемых произведений. При этом целые части произведений являются двоичным представлением цифр разрядов искомого десятичного представления дробного числа.


Лекция 3

Тема: Логические основы цифровой техники

Понятие о логической функции и логическом устройстве

Для обозначения различной информации — предметов, понятий, действий — мы пользуемся словами. Запись слов производится с помо­щью букв из некоторого их набора, называемого алфавитом.

В цифровой технике для тех же целей пользуются кодовыми словами. Особенность этих слов заключается в том, что все они имеют чаще всего одинаковую длину (т.е. состоят из одного и того же количества букв) и для их построения используется простейший алфавит из двух букв. Эти буквы принято обозначать символами 0 и 1. Таким образом, кодовое слово в цифровой технике есть определенной длины последовательность символов 0 и 1, например 10111011. Такими кодовыми словами могут представляться и числа, в этом случае 0 и 1 совпадают по смыслу с обычными арабскими цифрами. При представлении кодовым словом -— некоторой нечисловой информации, чтобы отличать символы 0 и 1 от арабских цифр, будем эти символы называть логическим нулем и логичес­кой единицей и обозначать далее лог 0 и лог I.

Если длина кодовых слов составляет п разрядов, то можно построить 2n различных комбинаций — кодовых слов. Например, при п = 3 можно построить 23=8 слов: 000, 001,010, 011, 100,101,110,111

 Информация, которая передается между отдельными узлами (блоками) сложного цифрового устройства, представляется в виде кодовых слов. Таким образом, на входы каждого узла поступают кодовые слова, на выходе узла образуется новое кодовое слово, представляющее собой результат обработки входных слов. Выходное слово зависит от того, какие слова поступают на входы узла Поэтому можно говорить, что выходное слово есть функция, для которой аргументами являются входные слова. Для того чтобы подчеркнуть особенность таких функций, состоящую в том, что функция и ее аргументы могут принимать значения лог 0 и лог /, будем эти функции называть функциями алгебры логики (ФАЛ).

Устройства, предназначенные для формирования функций алгебры логики, называются логическими устройствами или цифровыми устрой­ствами. Цифровые устройства (либо их узлы) можно делить на типы по различным признакам.

По способу ввода и вывода кодовых слов различают логические устройства последовательного, параллельного и смешанного действия.

На входы устройства последовательного действия символы кодовых слов поступают не одновременно, а последовательно во времени, символ за символом (в так называемой последовательной форме). В такой же последовательной форме выдается выходное слово. Пример такого устройства показан на рис. 3.1 ,а. Как нетрудно сообразить, устройство на рисунке выявляет несовпадение символов на входах, выдавая лог 1 при несовпадении и лог 0 при совпадении символов (действительно, при несовпадении входных символов, когда Вх1 = 1 и Вх2 = 0 или Вх1 = 0 и Вх2

== 1, на выходе устройства Вых = 1, при совпадении входных символов, когда Вх1=1 и Вх2=1 или Вх1=0 и Вх2=0, на выходе Вых = 0).

На входы устройства параллельного действия все п символов каждого входного кодового слова подаются одновременно (в так называемой параллельной форме) В такой же форме образуется на выходе выходное слово. Очевидно, при параллельной форме приема и выдачи кодовых слов в устройстве необходимо иметь для каждого разряда входного (выходного) слова отдельный вход (выход). Пример такого устройства показан на рис. 3.1 ,б. Устройство выполняет над разрядами входных слов ту же логическую операцию (выявляя несовпадение символов соответствующих разрядов входных слов), что и устройство, показанное на рис. 3.1 ,а, но в параллельной форме. Входы устройства разделены на две группы (I и II), каждая из которых предназначена для приема трехразрядного входного кодового слова в параллельной форме. На выходах устройства также в параллельной форме получается трехразрядное выходное слово.

 

 

 

 

 

 

 


Рис.3.1

 

В устройствах смешанного действия входные и выходные кодовые слова представляются в разных формах- Например, входные слова — в последовательной форме, выходные — в параллельной. Устройства смешанного действия могут использоваться для преобразования кодовых слов из одной формы представления в другую (из последовательной формы в параллельную или наоборот).

По способу функционирования логические устройства (и их схемы) делят на два класса: комбинационные устройства (и соответственно комбинационные   схемы)   и   последовательностные   устройства (последовательностные схемы).

В комбинационном устройстве (называемом также автоматом без памяти) каждый символ на выходе (лог. О или лог. 1) определяется лишь символами (лог.О или лог.1), действующими в данный момент времени на входах устройства, и не зависит от того, какие символы ранее действовали на этих входах. В этом смысле комбинационные устройства лишены памяти (они не хранят сведений о прошлом работы устройства).

В последовательностных устройствах (или автоматах с памятью) выходной сигнал определяется не только набором символов, действую­щих на входах в данный момент времени, но и внутренним состоянием устройства, а последнее зависит от того, какие наборы символов дейст­вовали на входах во все предшествующие моменты времени в процессе работы устройства. Поэтому можно говорить, что последовательностные устройства обладают памятью (они хранят сведения о прошлом работы устройства).

Рассмотрим примеры комбинационного и последовательностного устройства. Пусть устройство (рис. 3.2,а) предназначено для формиро­вания на выходе сигнала, определяющего совпадение сигналов на вхо­дах: на выходе формируется лог. 1 в случаях, когда на обоих входах действует либо лог. 1, либо лог.О; если на одном из входов действует лог. 1, а на другом —лог.О, то на выходе устройства образуется лог. 0.


                  Рис.3.2а)                                                                                      Рис.3.2б)

 

 

Такое устройство является комбинационным, в котором значение фор­мируемой на выходе логической функции определяется лишь значения­ми ее аргументов в данный момент времени. Рассмотрим другой пример. Счетчик на рис. 3.2,6 подсчитывает импульсы. В каждый момент времени его состояние соответствует числу  поступивших на вход импульсов. Выходная информация определяется тем, каково было состояние счетчика до данного интервала времени и  поступает или нет на вход импульс в данном интервале  времени. Таким образом, данное устройство является последовательностным устройством.


Лекция 4.

Тема: Способы задания логических функций

В классической математике для задания функции обычно используются два способа: аналитический (запись формулой) и табличный (таблицами значений функции, какие приводятся, например, в справочниках). Подоб­ными же способами могут задаваться логические функции.

При табличном способе строится так называемая таблица истинности, в которой приводятся все возможные сочетания значений аргументов и соответствующие им значения логической функции. Так как число таких сочетаний конечно, таблица истинности позволяет определять значение функции для любых значений аргументов (в отличие от таблиц математических функций, которые позволяют задавать значения функции не для всех, а лишь для некоторых значений аргументов).

Таблица истинности для логических функций одного аргумента при­ведена в табл. 4.1. Существуют всего четыре функции одного аргумента.

Таблица  4.1

 

Аргумент x

Функции

f0(x)

f1(x)

f2(x)

f3(x)

0

0

0

1

1

1

0

1

0

1

 

 

Если число аргументов функции равно п, то число различных сочетаний (наборов) значений аргументов составляет 2n , а число различных функций п аргументов 22n . Так, при п = 2 число наборов значений аргументов равно 22 = 4, число функций 24 = 16. Таблица истинности функций двух аргументов представлена табл. 4.2.

Возможен и аналитический способ записи логической функции. В обычной математике аналитический способ представления функции предполагает запись функции в виде математического выражения, в котором    аргументы    функции    связываются    определенными математическими операциями. Подобно этому аналитический способ задания логической функции предусматривает запись функции в форме логического   выражения,   показывающего,   какие   и   в   какой последовательности должны выполняться логические операции над аргументами функции.

Таблица 4.2

 

Аргументы

Функции

X1

X2

f0

f1

f2

f3

f4

f5

f6

f7

f8

f9

f10

f11

f12

f13

f14

f15

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

1

0

0

0

0

1

1

1

1

0

0

0

0

1

1

1

1

1

0

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

1

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

В табл. 4.3 приведен перечень логических операций, используемых при записи логических выражений.

Функции одного аргумента (табл. 4.1) представляются следующими выражениями:

 

 



 

 

 


Устройства, реализующие функции f0(х),f1(х) и f3(x), оказываются тривиальными. Как видно из рис. 4.3, формирование функции f0(х) требует разрыва между входом и выходом с подключением выхода к общей точке схемы, формирование функции f1(х) — соединения входа с выходом, формирование функции f3(х)   — подключения выхода к источнику напряжения, соответствующего лог.1 Таким образом, из всех функций одного аргумента практический интерес может представлять лишь функция  f2(x)=x (логическое НЕ).

 

Из сравнения таблиц истинности функций f0...f15 (табл. 4.2) с табли­цами истинности логических операций (табл. 4.3) следует:

 

 


 

Таблица 4.3.

 

Обозначение логических операций

Таблица истинности

Как читается

Название операции

X1

0

0

1

1

Основное

Дополнительные

X2

0

1

0

1

X1 * X2

 

 

 

 

X1 * X2

0

0

0

1

X1 и  X2

Конъюнкция: логическое И; логическое произведение

X1 v X2

X1 + X2

X1   v X2

0

1

1

1

X1  или X2

Дизъюнкция: логическое ИЛИ; логическая сумма

X1 → X2

 

X1 → X2

1

1

0

1

если X1 то X2;

X1 влечёт X2 ;

X1  имплицирует  X2

Импликация

 

 

 

X1  X2

1

0

0

1

X1 эквивалентно X2

Эквивалентность; равнозначность

 

X1  X2

0

1

1

0

либо X1 либо  X2;

X1 неэквивалентно X2

Сумма по модулю; неравнозначность; исключающее ИЛИ

X1  ∆ X2

 

 

 

X1 ∆ X2

0

0

1

0

X1 запрет по X2 ;

X1 но не X2

Запрет; отрицание импликации

X1 │ X2

---

X1 │ X2

1

1

1

0

X1  и X2    несовместны

Логическое И-НЕ; элемент (штрих) Шеффера; отрицание конъюнкции

X1↓  X2

---

X1 ↓ X2

1

0

0

0

ни X1   ни X2

Логическое ИЛИ-НЕ; стрелка Пирса; функция Вебба; отрицание дизъюнкции

‏ X

X

0

1

не X

Логическое НЕ; инверсия; логическое отрицание

 

1

0

 

 

 

 

 В дальнейшем функции одного и двух аргументов будем называть элементарными логическими функциями, имея в виду, что логические выражения этих функций, содержащие не более одной логической опе­рации, элементарны.

Рассмотрим способ  построения таблиц истинности для сложных функций многих переменных.

В таблице истинности отображается значение функции для каждого набора (комбинации) значений аргументов. Для представления всей совокупности этих наборов удобно пользоваться последовательностью чисел в так называемой двоичной системе счисления. В этой системе счисления в разрядах числа .используются лишь две цифры: 0 и 1. Веса единиц в отдельных разрядах: 1,2,4,8 и т.д., т.е. вес возрастает в два раза в каждом следующем разряде.(Обратите внимание на отличие от обычной десятичной системы счисления, где веса разрядов равны 1,10,100,1000 и т.д.). Таким образом, запись 1101 в двоичной системе счисления означает следующее количество: 1*1+0*2+1*4+1*8=13. В табл. 4.4 приведена последовательность  десятичных   чисел  и  соответствующие  им представления в двоичной системе счисления в форме четырехразрядных чисел.

Таблица 4.4

 

Десятичные числа

0

1

2

3

4

5

6

7

Соответствующее представление в двоичной системе счисления

0000

0001

0010

0011

0100

0101

0110

0111

Десятичные числа

8

9

10

11

12

13

14

15

Соответствующее представление в двоичной системе счисления

1000

1001

1010

1011

1100

1101

1110

1111

 

В табл. 4.5 представлена одна из форм таблицы истинности некото­рой сложной функции четырех аргументов. При п аргументах число наборов их значений составляет 2n и с ростом п быстро увеличивается число столбцов в таблице. При больших п таблица становится весьма громоздкой и неудобной для использования.

Таблица 4.5

X1

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

X2

0

0

0

0

1

1

1

1

0

0

0

0

1

1

1

1

X3

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

X4

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

f(x1x2x3x4)

1

0

0

1

0

1

1

0

0

0

0

1

1

0

1

1

 

Для обеспечения большей компактности часто отдают предпочтение другой форме таблицы истинности (показана в табл. 4.6 для функции четырех аргументов).

 

Таблица 4.6

 

 

X1X2

X3X4

 

00

01

10

11

00

1

0

0

1

01

0

1

0

0

10

0

1

0

1

11

1

0

1

1

 

 

 

 


Таблица строится следующим образом. Все аргументы функции делятся на две группы. Столбцам и строкам таблицы приписывают комбинации значений аргументов одной и другой группы. В клетках, расположенных на пересечении столбцов и строк, записываются соответствующие зна­чения функции. В дальнейшем при рассмотрении методов минимизации логических функций мы столкнемся с представлением функции в форме таких таблиц истинности, в которых последовательности комбинаций значений аргументов, приписываемых столбцам и строкам таблицы, соответствуют последовательности чисел в так называемом коде Грея. Числа в коде Грея можно получить из двоичных чисел путем их сложения по модулю 2 (mod 2) с теми же числами, сдвинутыми на один разряд вправо. Например, представление двоичного числа 1101 в коде Грея получается следующим образом:

 

 

В табл. 4.7 приведена форма таблицы истинности для функций пяти аргументов. В ней комбинации значений аргументов, приписанные столбцам и строкам таблицы, соответствуют последовательности чисел в коде Грея.

Таблица 4.7

 

 

X1X2 X3

X4Х5

 

000

001

010

110

111

101

100

00

 

 

 

 

 

 

 

01

 

 

 

 

 

 

 

11

 

 

 

 

 

 

 

10

 

 

 

 

 

 

 

 


Лекция 5.

Тема: Синтез комбинационных устройств

Канонические формы представления логических функций

Синтез логического устройства распадается на несколько этапов. На первом этапе функцию, заданную в словесной, табличной или других формах требуется представить в виде логического выражения с исполь­зованием некоторого базиса. Дальнейшие этапы сводятся к получению минимальных форм функций, обеспечивающих при синтезе наименьшее количество электронного оборудования и рациональное построение функциональной схемы устройства. Для первого этапа обычно исполь­зуется базис И, ИЛИ, НЕ независимо от базиса, который будет исполь­зован для построения логического устройства.

Для удобства последующих преобразований приняты следующие две исходные канонические формы представления функций: совершенная дизъюнктивная нормальная форма (СДНФ) и совершенная конъюнк­тивная нормальная форма (СКНФ).

Совершенная дизъюнктивная нормальная форма (СДНФ). Дизъюнктивной нормальной формой (ДНФ) называется такая форма представления функции, при которой логическое выражение функции строится в виде дизъюнкции ряда членов, каждый из которых является простой конъюнкцией аргументов или их инверсий. Примером ДНФ может служить выражение

 


Приведем форму представления функции, не являющуюся ДНФ. На­пример, функция

 


 

представлена не в ДНФ, так как последний член не является простой конъюнкцией аргументов. Также не является ДНФ следующая форма представления функции:

 

 


 

 

Если в каждом члене ДНФ представлены все аргументы (или их инверсии) функции, то такая форма называется СДНФ. Выражение (5.1) не является СДНФ, так как в нем лишь третий член содержит все аргу­менты функции.

Для перехода от ДНФ к СДНФ необходимо в каждый из членов, в которых представлены не все аргументы, ввести выражение вида,

 

 


где xi — отсутствующий в члене аргумент. Так как                 , такая операция не может изменить значений функции. Покажем переход от ДНФ к СДНФ на примере следующего выражения:

 

 

 

 


Добавление в члены выражений вида            , приведет к функции


 

 

 

На основании

 


Отсюда после приведения подобных членов

 


т.е. имеем СДНФ. Если исходная функция задана в табличной форме, то СДНФ может быть получена непосредственно.

 

Таблица 5.1

X1

0

0

0

0

1

1

1

1

X2

0

0

1

1

0

0

1

1

X3

0

1

0

1

0

1

0

1

f(x1x2x3x4)

0

0

1

1

0

1

0

1

 

Пусть задана функция в форме табл. 5.1. Для этой функции СДНФ имеет вид


Каждый член в (5.2) соответствует некоторому набору значений аргументов, при котором f(x1,x2,x3) равна 1. Каждый из наборов аргументов, при которых f(x1,x2,x3)  равна 1 (3-, 4-, б-, 8-й столбцы наборов), обращает в единицу соответствующий член выражения (5.2), вследствие чего и вся функция оказывается равной единице.

Можно сформулировать следующее правило записи СДНФ функции, заданной таблицей истинности. Необходимо записать столько членов в виде конъюнкций всех аргументов, сколько единиц содержит функция в таблице. Каждая конъюнкция должна соответствовать определенному набору значений аргументов, обращающему функцию в единицу, и если в. этом наборе значение аргумента равно нулю, то в конъюнкцию входит инверсия данного аргумента. Следует отметить, что любая функция имеет единственную СДНФ.

Совершенная конъюнктивная нормальная форма (СКНФ). Конъюнктивной нормальной формой (КНФ) называется форма представления функции в виде конъюнкции ряда членов, каждый из которых является простой дизъюнкцией аргументов (или их инверсий).

Примером КНФ может служить следующая форма представления функции:

 


Приведем форму представления функций, не являющейся КНФ:

 


эта форма не является КНФ, так как в ней первый член не связан с остальными операцией конъюнкции).

В СКНФ в каждом члене КНФ должны быть представлены все аргументы. Для перехода от КНФ к СКНФ необходимо добавить к каждому члену, не содержащему всех аргументов, члены вида хi *хi , где

 

 


аргумент, не представленный в члене. Так как  хi *х =0, то такая операция не может повлиять на значение функции. Добавление хi *х, к некоторому члену Y образует выражение вида Yvхi *х , которое можно привести к виду

 

 

 


Справедливость данного равенства вытекает из распределительного закона, она может быть показана также путем раскрытия скобок в правой части выражения


На примере функции

 

рассмотрим переход от КНФ к СКНФ:


 

 


Подставив сюда значения z1 и z2, получим соответствующие члены приведенного выше выражения при переходе от КНФ к СКНФ.

Совершенная КНФ функции легко строится по таблице истинности. Рассмотрим в качестве примера функцию, приведенную в табл 5.1.

 

 


Выражение содержит столько членов, связанных операцией конъ­юнкции, сколько нулей имеется среди значений функции f(x1,x2,x3) в таблице истинности. Таким образом, каждому набору значений аргу­ментов, на котором функция равна нулю, соответствует определенный член СКНФ, принимающий на этом наборе значений нуль. Так как члены СКНФ связаны операцией конъюнкции, то при обращении в нуль одного из членов функция оказывается равной нулю.

Таким образом, можно сформулировать правило записи СКНФ функции, заданной таблицей истинности. Следует записать столько конъюнктивных членов, представляющих собой дизъюнкции всех аргу­ментов, при скольких наборах значений аргументов функция равна нулю и если в наборе значение аргумента равно единице, то в дизъюнкцию входит инверсия этого аргумента. Любая функция имеет единствен­ную СКНФ.

Структурная схема логического устройства может быть построена непосредственно по канонической форме (СДНФ или СКНФ) реализуе­мой функции. Получающиеся при этом схемы для функций (5.2 ) и (5.3) показаны на рис. 5.1,а и б.

 

 


 


 

Недостаток  такого   метода   построения  структурных  схем. обеспечивающего в общем правильное функционирование устройства, состоит в том, что получающиеся схемы чаще всего неоправданно сложные, требуют использования большого числа логических элементов, имеют низкие экономичность и надежность. Во многих случаях удается так упростить логическое выражение, не изменив функции, что соответствующая структурная схема оказывается существенно более простой. Методы такого упрощения функции называются методами минимизации функции.


Лекция 6.

Тема: Минимизация функций с использованием карт Карно

В таблице 6.1 приведена иллюстрация карты Карно для функций трех и четырех аргументов.

Аргументы функции делятся на две группы, комбинации значении аргументов одной группы приписываются столбцам таблицы, комбинации значений аргументов другой группы — строкам таблицы. Столбцы и строки обозначаются комбинациями, соответствующими последова­тельности чисел в коде Грея (это сделано для того, чтобы склеивающиеся клетки находились рядом). Обозначения столбца и строки, на пересечении которых находится клетка таблицы, образуют набор, значение функции на этом наборе записывается в клетку.

Для получения минимизированной функции охватываются областями клетки таблицы, содержащие 1. Как и в случае минимизации с помощью карт Вейча, области должны быть прямоугольной формы и содержать 2К клеток (при целочисленном значении к). Для каждой области составляется набор из двух комбинаций: приписанных столбцам и приписанных строкам, на пересечении которых расположена область. При этом если области соответствуют несколько комбинаций кода Грея, приписанных столбцам или строкам, то при составлении набора области записывается общая часть этих комбинаций, а на месте различающихся разрядов комбинаций ставятся звездочки. Например, для функции, представленной табл. 6.3, области I будет соответствовать набор 1.00 или член

 


Таблица 6.1

 

 

 


Таким образом, для этой функции

 

 


 

Для получения минимальной КНФ (МКНФ) областями охватываются клетки, содержащие 0, и члены МКНФ записываются через инверсии цифр, получаемых для наборов отдельных областей.


Лекция 7

Тема: Логические элементы

Физическое представление логических значений

Логические функции и их аргументы принимают значения лог.О и лог. 1. При этом следует иметь в виду, что в устройствах логическим уровням (лог.О и лог. I) соответствуют напряжения определенного уровня (или формы). Наиболее часто встречается так называемый потенциальный способ представления логических уровней. В этом случае используется напряжение двух уровней (рис. 7.1,а,б):

высокий (по значению модуля) уровень соответствует лог. 1 (уровень лог. 1),

низкий уровень — лог. О (уровень лог.О).

 

Такой способ представления логических величин называется положительной логикой. Относительно редко применяется так называемая отрицательная логика, при которой лог. I соответствует низкий уровень напряжения, а лог.О— высокий уровень. В дальнейшем, если это не оговаривается особо, будем пользоваться только положи­тельной логикой.

 

 


 

 


Рис.7.1.

Обозначения логических элементов в схемах

 

Здесь * —указатель функции, выполняемой логическим элементом.


 

 

Обозначение элементов, реализующих логические функции


Преобразователи кодов

В цифровых устройствах часто возникает необходимость преобразо­вания числовой информации из одной двоичной системы в другую (из одного двоичного кода в другой). Примером такого преобразования может служить преобразование чисел из двоичного кода 8421, в котором выполняются арифметические операции, в двоичный код 2 из 5 для передачи по линии связи. Эта задача выполняется устройствами, назы­ваемыми преобразователями кодов. Для преобразования кодов можно пользоваться двумя методами:

методом, основанным на преобразовании исходного двоичного кода в десятичный и последующем преобразовании десятичного представления в требуемый двоичный код;

методом, основанным на использовании логического устройства комбинационного типа, непосредственно реализующего данное преоб­разование.

Первый метод структурно реализуется соединением дешифратора и шифратора и удобен в тех случаях, когда можно использовать стандартные дешифраторы и шифраторы в интегральном исполнении.

Рассмотрим подробнее второй метод на конкретных примерах преобразования двоичных кодов.

Преобразование кода 8421 в код 2421. Обозначим переменные, соот­ветствующие отдельным разрядам кода 8421,x4,x3,x2,x1; то же для кода 2421:y4,y3,y2,y1 В табл. 7.1 приведено соответствие комбинаций обоих кодов.

Таблица 7.1

 

Код 8421

Код 2421

Х4

Х3

Х2

Х1

Y4

Y3

Y2

Y1

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

0

0

1

1

0

0

1

1

0

1

0

0

0

1

0

0

0

1

0

1

1

0

1

1

0

1

1

0

1

1

0

0

0

1

1

1

1

1

0

1

1

0

0

0

1

1

1

0

1

0

0

1

1

1

1

1

 

 

Каждая из переменных у4,yз,y2,y1 может рассматриваться функцией аргументов x4,x3,x2,x1 и, следовательно, представлена через эти аргументы соответствующим логическим выражением. Для получения указанных логических выражении представим переменные  у4,yз,y2,y1 таблицами истинности в форме карты Карно (табл.7.2).Получим минимальную форму логических выражений, представленных через операции И, ИЛИ, НЕ и через операцию И-НЕ:

 

 

 


На рис. 7.2 приведена логическая структура преобразователя кодов, построенная на элементах И-НЕ с использованием полученных логических выражений.

Таблица 7.2

Преобразование кода 2421 в код 842}. Для реализации данного преобразо-вания (обратного по отношению к рассмотренному выше) требуется получить логические выражения для переменных x4,x3,x2,x1 используя в качестве аргументов переменные  у4,yз,y2,y1 карты Карно для переменных x4,x3,x2,x1 представлены табл.7.3.

Логические выражения для переменных x4,x3,x2,x1

х^У^-Уг               ^-^У^У-г

^ =^ •У2\/^ •уз'       -^ = Оз \у^ 1 ^ \у^.

^2 ^ У 4 - Уг \? ^ • ^2-         ^г = 1>41 ?а) I (Л I ^), ^[ =У\-                    ^1 ^/г

Логическая структура преобразователя приведена на рис. 7.3.

Лекция 8.

Тема:Преобразователь кода для цифровой индикации.

Один из способов цифровой индикации состоит в следующем. Имеется семь элементов, расположенных так, как показано на рис. 8.1,а. Каждый может светиться либо не светиться, в зависимости от значения соответствующей логической переменной, управляющей его свечением. Вызывая свечение элементов в определенных комбинациях, можно получить изображение десятичных цифр О, 1,..., 9 (рис. 8.1,6),

Десятичные цифры, отображение которых необходимо вызвать, задаются обычно в двоичном коде. При этом возникает задача формирования логических  переменных у2....у7 для управления отдельными элементами в устройстве индикации. Таблица истинности для этих переменных представлена в табл. 8.1.

При построении таблицы были приняты следующие условия: если элемент индикатора светится, то это означает, что он находится в состоянии 1, если погашен — то в состоянии 0, управление элементом осуществляется таким образом, что лог.1 на некотором входе индикатора вызывает гашение соответствующего элемента (т.е. чтобы i-й элемент был погашен и zi ==0, необходимо подать на i-й вход индикатора управляющий сигнал уi = 1). Таким образом уi ==zi, Например, для высвечивания цифры 0 необходимо погасить седьмой элемент (z7 = 0), оставив остальные элементы в состоянии свечения; следовательно, при этом управляющий сигнал у7=1, остальные управляющие сигналы y1...y6 должны иметь уровень лог. 0.

Формирование управляющих сигналов производится логическим устройством, для синтеза которого в табл. 8.2 построены таблицы истинности в форме карт Карно отдельно для каждой переменной у1...у7. Синтезируемое устройство является устройством с несколькими выходами, и для получения минимальной схемы необходимо в таблицах Вейча построить минимальное число областей, обеспечивающих покрытие клеток, содержащих 1 во всех семи таблицах. Построение этих областей имеет следующие особенности. В таблицах переменных y5 и y6 использованы области I и V, которые входят в таблицы других переменных. Если вместо этих областей в таблицах переменных у5 и у6 построить области с большим охватом клеток, это вызовет увеличение общего количества областей и, следовательно, увеличится количество логических элементов, требуемых для формирования соответствующих им логических выражений. Выделенным областям соответствуют следующие логические выражения:

 

 

Рис.8.1.

Таблица 8-1

 

Десятичная

цифра

Код 8421

Состояние элементов Z1…..Z7и значение управляющих сигналов y1…..y7

 

Х4

 

Х3

 

Х2

 

Х1

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y1

Y2

Y3

Y4

Y5

Y6

Y7

0

0

0

0

0

0

0

0

0

0

0

1

1

0

0

0

1

1

0

0

1

1

1

1

2

0

0

1

0

0

0

1

0

0

1

0

3

0

0

1

1

0

0

0

0

1

1

0

4

0

1

0

0

1

0

0

1

1

0

0

5

0

1

0

1

0

1

0

0

1

0

0

6

0

1

1

0

0

1

0

0

0

0

0

7

0

1

1

1

0

0

0

1

1

1

1

8

1

0

0

0

0

0

0

0

0

0

0

9

1

0

0

1

0

0

0

0

1

0

0

 


 


 

Теперь нетрудно записать логические выражения для выходных величин Y1,…..,Y

 


Построенная  в  соответствии  с  этими  выражениями  схема преобразователя приведена на рис. 8.1 .в.

Определим количество микросхем, необходимых для построения преобразователя. При этом следует учитывать, что в корпусе выпускаемых  промышленностью  микросхем может  содержаться несколько логических элементов. В табл.8.3. приведен расчет количества корпусов микросхем.

 

Таблица 8.3

 

 

Тип логического элемента

Число элементов в корпусе микросхемы

Число элементов в преобразователе

Число корпусов микросхем

Инвертор

6

6

1

Двухвходной элемент И-НЕ

4

5

5/4

Трехвходной элемент И-НЕ

3

8

8/3

Четырёхвходовый элемент И-НЕ

2

1

1/2

Общее количество корпусов микросхем                                                   55/12

 

Лекция 9.

Тема: Мультиплексоры и демультиплексоры

Мультиплексоры

Назначение и принцип работы. Устройство, которое осуществляет выборку одного из нескольких входов и подключает его к своему выхо­ду, называется мультиплексором. Мультиплексор имеет несколько ин­формационных входов (D0,D1...), адресные входы (Ао,А1,...), вход для подачи стробирующего сигнала С и один выход Q. На рис. 9.1, а показано символическое изображение мультиплексора с четырьмя ин­формационными входами.

Рис.9.1

Каждому информационному входу мультиплексора присваивается номер, называемый адресом. При подаче стробирующего сигнала на вход С мультиплексор выбирает один из входов, адрес которого задается двоичным кодом на адресных входах, и подключает его к выходу.

Таким образом, подавая на адресные входы адреса различных ин­формационных входов, можно передавать цифровые сигналы с этих входов на выход Q. Очевидно, число информационных входов ni и число адресных входов na связаны соотношением пi =2na .Функционирование мультиплексора определяется табл. 9.1.

 

Таблица 9.1

 

Адресные входы

Стробирующий сигнал

Выходы

А1

А0

С

Q

X

X

0

0

0

0

1

D0

0

1

1

D1

1

0

1

D2

1

1

1

D3

 

 

При отсутствии стробирующего сигнала (С =0) связь между инфор­мационными входами и выходом отсутствует (Q = 0). При подаче стробирующего сигнала (С = I) на выход передается логический уровень того из информационных входов Z),, номер которого i в двоичной форме задан на адресных входах. Так, при задании адреса а1a0=112=310 на выход Q будет передаваться сигнал информационного входа с адресом З10 , т.е. Dз.

По этой таблице можно записать следующее логическое выражение для выхода Q:

Построенная по этому выражению принципиальная схема мультип­лексора приведена на рис. 9.1,6.

В тех случаях, когда требуется передавать на выходы многоразрядные входные данные в параллельной форме, используется параллельное включение мультиплексоров по числу разрядов передаваемых данных.

Мультиплексорное дерево. Максимальное число информационных входов мультиплексоров, выполненных в виде интегральных схем, равно 16. Если требуется построить мультиплексорное устройство с большим числом входов, можно объединить мультиплексоры в схему так называемого мультиплексорного дерева. Такое мультиплексорное дерево, построенное на четырехвходовых мультиплексорах, показано на рис. 9.2. Схема состоит из четырех мультиплексоров первого уровня с адресными переменными х1 х2 и мультиплексора второго уровня с адресными переменными Х3 Х4 . Мультиплексорное устройство имеет 16 входов, разбитых на четверки, которые подключены к отдельным муль-типлексорам первого уровня. Мультиплексор второго уровня, подключая к общему выходу устройства выходы отдельных мультиплексоров первого уровня, переключает четверки входов. Внутри четверки требуе-мый вход выбирается мультиплексором первого уровня. По такой схеме, используя   восьмивходовые   мультиплексоры,   можно   построить мультиплексорное устройство, имеющее 64 входа.

На первом и втором уровнях мультиплексорного дерева можно ис­пользовать мультиплексоры с разным числом входов. Если на первом уровне такого дерева используются мультиплексоры с числом адресных переменных па1 на втором — с числом переменных nа2 то общее число входов мультиплексорного дерева п1 = 2 na1+na2 , а число мультиплексоров в схеме составит 2 nа2 + 1.

Демультиплексор

Демультиплексор имеет один информационный вход и несколько выходов и осуществляет коммутацию входа к одному из выходов, имеющему заданный адрес (номер). На рис. 3.25 показана структура демультиплексора. Она включает в себя дешифратор, выходы которого управляют ключами. В зависимости от поданной на адресные входы кодовой комбинации, определяющей номер выходной цепи, дешифратор открывает соответствующий ключ, и вход демультиплексора под­ключается к определенному его  выходу.

Объединяя мультиплексор с демультиплексором, можно построить устройство, в котором по заданным адресам один из входов подключа­ется к одному из выходов (рис. 3.26). Таким образом может быть выпол­нена любая комбинация соединений входов с выходами. Например, при комбинации значений адресных переменных х1 = I, Х2 == 0, Х3 = О, Х4 = О вход D2 окажется подключенным к выходу Уо.

Если требуется большое число выходов, может быть построено демультиплексорное дерево.

 

Лекция 10.

Тема: Шифраторы.

Шифратор (называемый также кодером) осуществляет преобразова­ние десятичных чисел в двоичную систему счисления. Пусть в шифрато­ре имеется m входов, последовательно пронумерованных десятичными числами (0,1,2,. ..,т-1), и п выходов. Подача сигнала на один из входов приводит к появлению на выходах n-разрядного двоичного числа, соот­ветствующего номеру возбужденного входа.

Очевидно, трудно строить шифраторы с очень большим числом входов т, поэтому они используются для преобразования в двоичную систему счисления относительно небольших десятичных чисел.

Шифраторы широко используются в разнообразных устройствах ввода информации в цифровые системы. Такие устройства могут снабжаться клавиатурой, каждая клавиша которой связана с определенным входом шифратора. При нажатии выбранной клавиши подается сигнал на соответствующий вход шифратора, и на его выходе возникает двоичное число, соответствующее выгравированному на клавише символу.

На рис. 10.1 приведено символическое изображение шифратора, пре­образующего десятичные числа О, 1, 2,...,9 в двоичное представление в коде 8421. Символ СD образован из букв, входящих в английское слово Сос1ег. Слева показаны 10 входов, обозначенных десятичными цифрами О, 1, 2,...,9, справа—выходы шифратора; цифрами 1, 2, 4,8 обозначены весовые коэффициенты двоичных разрядов, соответствующих отдель­ным выходам.

 


Из приведенного в табл.10.1 соответствия десятичного и двоичного кодов следует, что переменная хi на выходе, обозначенном цифрой 1, равна лог.1, если это значение имеет одна из входных переменных У1,У3,У5,У7,У9. Следовательно,

x1=y1vy3vy7vу9

Для остальных выходов

х2=y2vy3vy6vy7

х4= y4vy5vy6vy7

х8=y8vy9

Этой системе логических выражений соответствует схема на рис Таблица 10.1             

Номер входа (в десятичной системе)

Выходной код 8421

Х8

Х4

Х3

X1

0

0

0

0

0

1

0

0

0

1

2

0

0

1

0

3

0

0

1

1

4

0

1

0

0

5

0

1

0

1

6

0

1

1

0

7

0

1

1

1

8

1

0

0

0

 

 

1

0

0

1

 

 

 


На рис. 10.2.6 изображена схема шифратора на элементах ИЛИ-НЕ. Шифратор построен в соответствии со следующими выражениями:

При этом шифратор имеет инверсные выходы.

При выполнении шифратора на элементах И-НЕ следует пользоваться следующей системой логических выражений:


В этом случае предусмотрена подача на входы инверсных значений, т.е. для получения на выходе двоичного представления некоторой десятичной цифры необходимо на соответствующий вход подать лог. О, на остальные входы —лог. I. Схема шифратора, выполненная на элементах И-НЕ, приведена нарис.10.2,в.

 

 


 

 

 

Изложенным способом могут быть построены шифраторы, выпол­няющие преобразование десятичных чисел в двоичное представление с использованием любого двоичного кода.

 

Лекция 11.

Тема: Дешифраторы

Для обратного преобразования двоичных чисел в небольшие по  значению десятичные числа используются дешифраторы (называемые также декодерами). Входы дешифратора предназначаются для подачи двоичных чисел, выходы последовательно нумеруются десятичными числами. При подаче на входы двоичного числа появляется сигнал на определенном выходе, номер которого соответствует входному числу.

Дешифраторы имеют широкое применение. В частности, они ис­пользуются в устройствах, печатающих на бумаге выводимые из цифро­вого устройства числа или текст. В таких устройствах двоичное число, поступая на вход дешифратора, вызывает появление сигнала на опреде­ленном его выходе. С помощью этого сигнала производится печать символа, соответствующего входному двоичному числу.

На рис. 11.1,а приведено символическое изображение дешифратора. Символ DС образован из букв английского слова Decoder. Слева показаны входы, на которых отмечены весовые коэффициенты двоичного кода справа — выходы, пронумерованные десятичными числами, соот­ветствующие отдельным комбинациям входного двоичного кода. На каждом выходе образуется уровень лог.1 при строго определенной ком­бинации входного кода. Дешифратор может иметь парафазные входы для подачи наряду с входными переменными их инверсий, как показано на рис. 11.1,6.

 

 

 

 

 

 

 

 

 

 

 

 

 


Рис.11.1

 

По способу построения различают линейные и прямоугольные дешиф­раторы.

Линейный дешифратор. Рассмотрим построение дешифратора, осу­ществляющего преобразование, заданное табл. 11,1.

 

Таблица 11.1

 

Выходной код 8421

Номер выхода ( в десятичной системе)

X8

X4

X2

X1

0

0

0

0

0

0

0

0

1

1

0

0

1

0

2

0

0

1

1

3

0

1

0

0

4

0

1

0

1

5

0

1

1

0

6

0

1

1

1

7

1

0

0

0

8

1

0

0

1

9

 

 

Значения выходных переменных определяются следующими логи­ческими выражениями:

 

 


 

В линейном дешифраторе выходные переменные формируются по (11.1) либо (11.2). При выполнении дешифратора на элементах И-НЕ пользуются (11.2), получая инверсии выходных функций. В этом случае каждой комбинации входного кода будет соответствовать уровень лог.О на строго определенном выходе, на остальных выходах устанавливается Уровень лог.1. На рис. 11.2, а, б показана структура дешифратора, построенного на элементах И-НЕ, и его изображение в схемах. Структура имеет особенности, характерные для дешифраторов в интегральном исполнении:

-для уменьшения числа входов формирование инверсий входных переменных осуществляется в самом дешифраторе;                 

-подключенные непосредственно к входам дополнительные инверторы уменьшают нагрузку со стороны дешифратора на его входные цепи.

Дешифратор с 16 выходами для дешифрирования всех возможных комбинаций четырехразрядного двоичного кода 8421 можно построить на двух рассмотренных дешифраторах с 10 выходами.На рис. 11.З показана структура такого дешифратора. В каждом из дешифраторов используется по восемь выходов, которые и образуют требуемые 16 выходов.

 

 

 

 


 

А)

 

 

 


Б)

 

Рис.11.2

 

 



Рис. 11. 3.

 

 

Прямоугольный дешифратор. Рассмотрим принцип построения пря­моугольного дешифратора на примере дешифратора с 4 входами и 16 выходами.

Разобьем входные переменные х8 ,x4 ,х2,x1 на две группы по две переменные в каждой: х8 ,x4 и х2,x1

Каждую пару переменных используем в качестве входных перемен­ных отдельного линейного дешифратора на четыре выхода, как показа­но на рис. 11.4,а. Выходные переменные линейных дешифраторов определяются следующими выражениями:

Yо=X8·X4,                Yо=X2 ·X1,

Y1=X8·X4,                 Y1=X2·X1,

Y2=X8 X4,                  Y2=X2·X1,

Y3=X8·X4,                 Y3=X2·X1, 

 

 

a)                                                                             б)                                                             в)

 

Рис. 11.4

 

Эти дешифраторы выполняют функции первой ступени дешифратора. Выходные переменные у0 , у1 , ... , у15 прямоугольного дешифратора можно представить логическими выражениями, используя в них в качестве аргументов выходные переменные y'0,... у'3 и у"0 ,... у"3 линейных дешифраторов:

 

y0=x8 ·x4 ·x2  ·x1=y0’·y0”,

y1=x8 ·x4 ·x2  ·x1=y0’·y1”,

y2=x8 ·x4 ·x2 ·x1=y0’·y2”,

………………………

y15=x8 ·x4 ·x2 ·x1=y0’·y3”.

Эти логические операции выполняются в отдельном дешифраторе второй ступени, называемом матричным и состоящим из двухвходовых элементов. На рис. 13.4,6 показано условное обозначение матричного дешифратора, где помеченные десятичными числами две группы входов служат для подключения к выходам двух предварительных ступеней дешифрации. На рис. 11.4,6 представлена структура прямоугольного дешифратора с использованием символов линейного и матричного дешифраторов.

Могут быть построены прямоугольные дешифраторы с числом сту­пеней, большим двух.

Применение прямоугольного дешифратора может оказаться более выгодным, чем линейного дешифратора, в тех случаях, когда велико число входов и нежелательно использовать требующиеся для построения линейного дешифратора элементы с большим числом входов. Однако прохождение сигналов последовательно через несколько ступеней приводит в прямоугольном дешифраторе к большей задержке распро­странения сигнала.

 

Лекция 12.

Тема: Программируемые логические устройства с матричной структурой.

В настоящее время для построения логических устройств может быть    использован    универсальный    элемент,    называемый программируемой логической матрицей (ПЛМ). Такая матрица может быть настроена (запрограммирована) на выполнение любой логической функции определенной сложности.

На рис. 12.1 показана структура ПЛМ. Цепи входных переменных х1, х2 ... и их инверсий х1,х2 ... составляют горизонтальные цепи матрицы М1, вертикальными цепями которой служат так называемые цепи конъюнкции. Другую матрицу М2 образуют цепи конъюнкции с горизонтальными цепями выходов у1 ,у2 , ... В узлах матрицы М1 включены элементы, с помощью которых на цепях конъюнкции могут формироваться любые требуемые конъюнкции входных переменных, имеющиеся в узлах матрицы М2 элементы позволяют формировать на выходных цепях любые требуемые дизъюнкции функций, полученных на цепях конъюнкций. В процессе программирования ПЛМ в узлах матриц М1 и М2 производят подключение элементов, которые необходимы для реализации требуемых выходных логических функций у/ , у2 , ... В зависимости от того, прямая или инверсная функция реализуется, в выходные цепи могут включаться инверторы.

Матрица М1 содержит горизонтальные цепи, на которых действуют входные переменные х1 ,х2 ... и их инверсий х1,x2 ... и вертикальные цепи, на которых формируются конъюнкции р1 ,p2,... В отдельных узлах матрицы между ее вертикальными и горизонтальными цепями включены диоды. На вертикальной цепи образуется высокий потенциал (уровень лог.1) в том случае, когда на всех входах, идущих к узлам, содержащим диоды, действует высокий потенциал (уровень лог.1), закрывающий диоды. Если хотя бы на одном из таких входов низкий потенциал (уровень лог.О). открывается диод и уровень лог.О с этого входа через открытый диод передается а вертикальную цепь матрицы. На рис. 12.1 крестиками показаны участки, в которых в процессе программирования создаются соединения. Таким образом, в этой схеме

 


Включая в соответствующие узлы диоды, можно на выводах рi сфор­мировать любые конъюнкции входных переменных и их инверсий.


 

Рис.12.1.

В узлах матрицы М2  между цепями рi, и уj включены транзисторы базы которых подключены к цепям рi,  а эмиттеры — к цепям уj. Если в цепи рi действует высокий потенциал (уровень лог. 1), транзистор оказывается в открытом состоянии и высокий потенциал через открытый транзистор передается в цепь уj и уj =1 независимо от уровней на других выходах матрицы М1.     

 Таким образом, в схеме на рис. 12.1


Программа функционирования приведенной на рис. 12.1 ПЛМ может быть представлена табл. 12.1.

Таблица 12.1

 

 

X1

X2

X3

Y1

Y2

Y3

P1

1

0

-

1

1

-

P2

0

1

1

-

1

-

P3

-

-

0

1

1

-

P4

0

0

1

-

-

1

P5

-

1

1

-

-

1

 

Программирование ПЛМ может осуществляться на заводе в процес­се изготовления микросхемы на этапе формирования элементов в узлах матриц. Программирование может выполняться пользователем. В этом случае завод — изготовитель микросхемы выпускает ПЛМ со вставленными элементами во все узлы матриц. Пользователь, пропуская импульсы тока через определенные элементы, пережигает плавкие перемычки, последовательно включенные с элементами, и таким образом отключает их. Остающиеся элементы должны обеспечить требуемые функции на выходах ПЛМ.

В выпускаемых ПЛМ число входов может достигать 24, число выхо­дов — 16, число цепей конъюнкций — 96. Структуры с программированием на заводе—изготовителе широко используются при выпуске БИС.

 

Лекция 13.

Тема:Триггеры.

Общие сведения. Активные и пассивные логические уровни элементов И-НЕ и ИЛИ- НЕ.

Интегральные триггеры обычно реализуются на логических элементах И-НЕ, ИЛИ-НЕ. Обратимся к таблицам истинности функций, реализуемых логическими элементами И-НЕ и ИЛИ-НЕ (табл. 13.1). Каждый из этих элементов характеризуется некоторым логическим уровнем (лог. О или лог. I), наличие которого на одном из входов полностью определяет логический уровень на выходе.

Таблица 13 .1

X1

X2

X1|X2

X1↓X2

0

0

1

1

0

1

1

0

1

0

1

0

1

1

0

0

                          

 

При этом логический уровень на выходе элемента не зависит ни от каких комбинаций логических уровней на других входах этого элемента. Таким логическим уровнем для элемента И-НЕ является лог.О, а для элемента ИЛИ-НЕ— лог. I.                                        

Действительно, если на одном из входов элемента И-НЕ лог.О, то на выходе этого элемента возникает лог. 1 независимо от того, каковы логические уровни на других входах; лог. 1 на одном из входов элемента ИЛИ-НЕ установит на выходе уровень лог. О, который не будет зависеть от логических уровней на других входах элемента.

Логический уровень, наличие которого на одном из входов элемента однозначно определяет логический уровень на его выходе независимо от уровней на других входах, будем называть активным логическим уровнем. Таким образом, активный логический уровень для элементов И-НЕ —лог.О, для элементов ИЛИ-НЕ —лог.1.

Так как наличие активного логического уровня на одном из входов элемента определяет уровень на выходе элемента (выходной уровень элемента при этом не зависит от уровней на других входах), можно говорить, что при этом происходит логическое отключение остальных входов элемента.

 Уровни, обратные активным, будем называтъ пассивньиии логическими  уровнями. Пассивным уровнем для элементов И-НЕ является уровень лог.1. для элемента ИЛИ-НЕ -лог.0. При пассивном логическом уровне на одном из входов элемента уровень на выходе элемента определяется логическими уровнями на других его входах. Пользование понятиями активного и пассивного логических уровней облегчает анализ функци­онирования триггеров, построенных на элементах И-НЕ или ИЛИ-НЕ.

Назначение триггера. Триггер предназначен для хранения значения одной логической переменной (или значения одноразрядного двоичного числа; при хранении многоразрядных двоичных чисел для запоминания значения каждого разряда числа используется отдельный триггер). В соответствии с этим триггер имеет два состояния: одно из них обозна­чается как состояние 0, другое — как состояние 1. Воздействуя на входы триггера, его устанавливают в нужное состояние.

Основные обозначения. Триггер имеет два выхода: прямой Q и инверс­ный Q. Состояние, в котором находится триггер, определяется уровнями напряжения на этих выходах: если напряжение на выходе Q соответствует уровню лог.О (Q = 0), то принимается, что триггер находится в состоянии О, при Q = 1 триггер, находится в состоянии 1. Логический уровень на инверсном выходе Q представляет собой инверсию состояния триггера (в "состоянии 0 Q = 1, и наоборот).

Триггеры имеют различные типы входов. Приведем их обозначения и назначения:

R (от англ. Reset) —раздельный вход установки в состояние 0;

S (от англ. Set) —раздельный вход установки в состояние 1, К— вход установки универсального триггера в состояние 0;

J— вход установки универсального триггеров состояние 1;

Т— счетный вход;

D (от англ. Delay) — информационный вход установки триггера в состояние, соответствующее логическому уровню на этом входе;

С—управляющий (синхронизирующий) вход.

Наименование триггера определяется типами его входов. Например, RS-триггер — триггер, имеющий входы типов R и S.

По характеру реакции на входные сигналы триггеры делятся на два типа: асинхронные и синхронные. В асинхронном триггере входные сигналы воздействуют на состояние триггера непосредственно с момента их подачи на входы, в синхронных триггерах — только при подаче синхронизирующего сигнала на управляющий вход С.

Типы триггеров.

Расмотрим общие  характеристики основных типов триггеров. Каждый тип триггера характеризуется таблицей переходов (табл. 3.2). Таблица переходов, приведенная в табл. 13.2,а, соответствует работе RS-триггера. Здесь Qо — текущее состояние триггера (состояние до подачи на вход активного сигнала). При отсутствии на входах R и S активного уровня триггер сохраняет текущее состояние. Активный сигнал R = 1 устанавливает триггер в состояние 0, а сигнал R = 1 — в состояние 1. Звездочкой   в  таблице  отмечено  состояние,   соответствующее запрещенной комбинации входных сигналов.

Таблица 13.2,6 является таблицей переходов JK-триггера. Этот тип триггера отличается от RS-триггера отсутствием запрещенной комби­нации входных сигналов, при J= К = I триггер устанавливается в состояние, противоположное текущему состоянию Qо.

Таблица 13.2,в является таблицей переходов D-триггера. Триггер уста­навливается в состояние, соответствующее уровню сигнала на входе D.

Таблица 13.2,г определяет работу Т-тригтера. При входном сигнале T= О триггер сохраняет текущее состояние Qо, при входном сигнале T== 1 триггер переключается в состояние, противоположное текущему.

Таблица 13.2

 

 

 

 

а)

б)

в)

г)

 

Асинхронные триггеры

RS-триггер с прямыми входами. Логическая структура триггера пред­ставлена на рис. 13.3,а. Триггер построен на двух логических элементах ИЛИ-НЕ, связанных таким образом, что выход каждого элемента под­ключен к одному из входов другого. Такое соединение элементов в устройстве обеспечивает два устойчивых состояния, в чем легко убе­диться.

Пусть на входах R и S действуют пассивные для элементов ИЛИ-НЕ уровни лог. О, которые не влияют на состояние триггера. В состоянии () триггера на выходе элемента А имеем Q = 0; это значение подается на вход элемента В; при этом на обоих входах элемента В действует уровень лог.О, а на его выходе Q= !; с выхода элемента В это значение поступает на вход элемента А, что обеспечивает на его выходе Q=0. Это одно из устойчивых состояний триггера. В состоянии 1 триггера на выходе элемента А имеем Q= 1, что обусловливает на выходе элемента В Q = 0, при этом на обоих входах элемента А действуют уровни лог.О, что обеспечивает на выходе этого элемента уровень лог. 1. Таким образом, в каждом из состояний триггера элементы А и В оказы­ваются в противоположных состояниях.

 

Рис.13.2

 

Переключение триггера из одного устойчивого состояния в другое происходит при подаче активных сигналов на входы.

При R = 1 элемент А устанавливается в состояние, в котором на его выходе Q = 0, следовательно, на инверсном выходе Q = 1, и таким образом, триггер устанавливается в состояние 0. Если триггер до подачи сигнала R = 1 находился в состоянии 0, то его состояние не изменится. Если же триггер находился в состоянии 1, то при  R = 1 произойдет переключение элемента А и на его выходе установится Q= 0; это значение подается на вход элемента В, переключает его и на выходе элемента В устанавливается Q=1, после чего триггер оказывается в состоянии 0.

Таким образом, при переключении триггера из одного состояния в другое его элементы последовательно переключаются и время переклю­чения равно удвоенному среднему времени задержки распространения сигнала в логическом элементе ИЛИ-НЕ: tn=2tз Очевидно, чем меньше tn тем большее число переключении триггера удастся произвести в единицу времени, т.е. будет выше допустимая частота переключении или, иначе говоря, быстродействие триггера.

Процесс установления триггера в состояние 1 при подаче на его вход S = 1 аналогичен описанному.

Одновременная подача активных уровней лог. 1 на оба входа R и S не допускается, так как при этом на обоих выходах установится уровень лог.О, а после снятия со входов активных логических уровней состояние триггера окажется неопределенным: в силу случайных причин триггер может установиться либо в состояние 0, либо в состояние 1. На рис.13.2,6 приведена таблица состояний RS-триггера в форме карты Карно. Из этой таблицы может быть построено логическое выражение, определяющее функционирование RS-триггера:

 

 

 


т.е. триггер устанавливается в состояние 1, если S=1, либо остается в этом состоянии 1, если R = 0 и прежнее состояние триггера  Qо=1.

На рис. 13.2,в показано условное обозначение асинхронного RS триггера.

RS-триггер с инверсными входами.

Логическая структура триггера приведена на рис. 13.3,а. Отличие от логической структуры рассмотренного выше RS-триггера с прямыми входами состоит лишь в том, что здесь использованы логические элементы И-НЕ.

Рис.13.3.

При этом активным логическим уровнем на входах является лог. О, пассивным —лог. 1. Для того чтобы активными были, как и в предыду­щем триггере, входные сигналы S = 1 и R=1, будем считать, что на входы подаются инверсии S и R. Тогда при S = 1 (или R= 1) полученная S =0 (или R = 0) и на входе триггера будет действовать активный уровень лог.О. Другое удобство такого обозначения входных величин состоит в том, что триггер с инверсными входами описывается той же таблицей состояний (рис. 13.2 ,6), что и триггер с прямыми входами.

Рассмотрим устойчивые состояния триггера. Пусть на входах дейст­вуют пассивные уровни S = 0 и R= 0 (S=1 и R=1) .В состоянии О триггера Q=0 этот уровень передается на вход элемента В и вызывает на его выходе Q=1, это значение с выхода элемента В подается на вход элемента А, и так как на обоих входах элемента А уровень лог. 1, то на выходе элемента Q=0. Аналогично определяется второе устойчивое состояние триггера.

При подаче активного уровня S=0 (S = 1) на выходе элемента А устанавливается Q= 1, на выходе элемента В устанавливается Q= 0 и триггер оказывается в состоянии 1. При подаче активного уровня R=0 (R=1) триггер устанавливается в состояние 0. Как и для триггера с прямыми входами, одновременная подача активных логических уровней на оба входа не допускается.

На рис. 13.3,6 показано условное обозначение RS-триггера с инверсными входами.

Лекция 14.

Тема:Синхронные триггеры со статическим управлением

 

Отличие синхронного триггера от асинхронного состоит в том, что синхронный триггер снабжен дополнительным входом, называемым синхронизирующим (этот вход часто называют также тактирующим вхо­дом). Назначение синхронизирующего входа в том, чтобы сигналом на этом входе разрешать прием сигналов с информационных входов (вхо­дов, сигналами на которых производится переключение триггера) в заданные временные интервалы. При отсутствии сигнала на синхрони­зирующем входе информационные входы логически отключаются и сигналы на этих входах не влияют на состояние триггера.

Достоинство синхронных триггеров заключается в том, что они по­зволяют устранять влияние различий в значении задержек в распростра­нении сигнала в отдельных элементах схемы. При этом обеспечивается одновременный прием сигналов разными частями схемы в заданные временные отрезки.

Синхронные триггеры, в свою очередь, делятся на два типа: синхронные триггеры со статическим, управлением и синхронные триггеры с динамическим управлением. В первых триггеры реагируют на изменения сигналов на информационных входах, происходящие во время действия сигнала на синхронизирующем входе. Поэтому эти изменения допуска­ются только при отсутствии сигнала на синхронизирующем входе. В синхронных триггерах с динамическим управлением прием сигналов с информационных входов происходит в течение малой длительности фронта (положительного или отрицательного) сигнала на синхронизи­рующем входе. В остальное время информационные входы оказываются логически отключенными и допускаются изменения сигналов на инфор­мационных входах и в течение действия синхронизирующего сигнала (исключая длительность его фронта).

RS-триггер. На рис. 14.1а,б показаны логические структуры синхрон­ного RS-триггера. Как видно из этих структур, синхронный RS-триггер состоит из асинхронного триггера с прямыми (либо инверсными) вхо­дами, на входах R и S которого включены логические элементы И (И-НЕ). С помощью логических элементов И (И-НЕ) обеспечивается передача активных логических уровней информационных входов S и R синхронного триггера на входы S и R входящего в его состав асинхрон­ного триггера только при уровне лог. У на синхронизирующем входе С.

Таким образом, при С = 0 на входы асинхронного триггера не пере­даются активные уровни и триггер сохраняет ранее установленное в нем состояние QQ. При С = 1 состояние триггера определяется действующими на входах уровнями так же, как и в рассмотренном выше асинхронном RS-триггере.

Следовательно, функционирование синхронного RS-триггера может быть описано логическим выражением

 

 


Рис. 14.1.

Нормальная работа синхронного RS-триггера требует, чтобы за время действия лог.1 на синхронизирующем входе С уровни на инфор­мационных входах S и R оставались неизменными. Смена уровней на входах допускается лишь в то время, когда С = 0 и триггер не реагирует на уровни на входах S и R.

На рис. 14.1,в показано условное обозначение синхронного RS-триггера.

D-триггер.Этот тип триггера имеет лишь один информационный вход D. Вход С — управляющий и служит для подачи синхронизирующего сигнала.

 

 


Функционирование D-триггера определяется таблицей состояний, приведенной на рис. 14.2,а. Как видно из таблицы, при С = 1 триггер устанавливается в состояние, определяемое логическим уровнем на входе D (при С=0 он сохраняет ранее установленное состояние Q0). Такое функционирование может быть описано логическим выражением

 

На рис. 14,6,в представлены логические структуры D-триггера, со­стоящего из асинхронного RS-триггера с логическими элементами на входах. При С = 0 на выходах элементов И (И-НЕ) образуются пассив­ные для входов асинхронного RS-триггера уровни. При С = 1 уровень, поданный на информационный вход D создает активный уровень либо на входе R (при D = 0), либо на входе S (при D = 1) асинхронного RS-триггера, и триггер устанавливается в состояние, соответствующее логическому уровню на входе D. Таким образом, D-триггёр восприни­мает информацию, со входа D при С = 1 и затем        может хранить ее неопределенное время, пока С = 0. На рис. 14.2,г показано условное изображение D-триггера.

Рис.14.2

Синхронные триггеры, построенные по принципу двухступенчатого запоминания информации

Особенность триггеров с двухступенчатым запоминанием информа­ции состоит в том, что они содержат две триггерные структуры: одна из них образует так называемый ведущий триггер, другая — ведомый триг­гер (рис. 14.3). Оба триггера функционируют как синхронные триггеры со статическим управлением. Если на синхронизирующем входе С = 1, ведущий триггер устанавливается в состояние, соответствующее сигна­лам, поступающим на информационные входы. Ведомый триггер, имеющий инверсный синхронизирующий вход, при этом невосприимчив к информации, поступающей на его вход с выхода ведущего триггера. Он продолжает находиться в состоянии, в которое был ранее установлен (в предыдущем тактовом периоде).

 

Рис.14.3

При изменении значения С (с С = 1 на С = 0) ведущий триггер отключается от информационных входов и перестает реагировать на изменения значений сигналов на этих входах; ведомый триггер устанав­ливается в состояние, в котором находится ведущий триггер. С этого момента на выходах устанавливаются значения, соответствующие входным сигналам, поступавшим к моменту рассматриваемого фронта сиг­нала на синхронизирующем входе.

Таким образом, управление процессами в триггере с двухступенчатым запоминанием информации за время тактового периода осуществляется двумя  фронтами  сигнала  на  синхронизирующем  входе:  на положительном фронте происходит установка ведущего триггера, на отрицательном фронте — ведомого триггера. В качестве примера рас­смотрим JK-триггер с двухступенчатым запоминанием информации.

 

 


JK-триггер. На рис. 14.4,6 таблица состояний JK-триггера представле­на в форме карты Карно, из которой можно получить следующее логическое выражение, определяющее функционирование JK-триггера:

 

Из (14.1) следует, что состояние Q, в которое устанавливается триггер, определяется не только логическими уровнями на информационных входах J и К, но и состоянием Qо, в котором ранее находился триггер. Это определяет возможность построения логической структуры JK-триггера с использованием двух RS-триггеров.

 

J

K

Q

0

0

Q0

0

1

0

1

0

1

1

1

 

 

 

Рис.14.4

Один из RS-триггеров (ведомый) предназначен для хранения текущего состояния Qо; снимаемые с его выходов сигналы Qо и Q0 совместно с информационными сигналами входов J и К используются для формирования нового состояния Q в другом RS-триггере (ведущем).JK-триггер с подобной логической структурой представлен на рис. 14.5,а. Так как каждый из триггеров совместно с элементами И на входах образует схему синхронного RS-триггера, то логическая структура может быть такой, как показано па рис. 14.5,6. Здесь ведущий триггер имеет по две пары связанных операцией И входов J и К.

 

Рис. 14.5

 

При уровне лог. О на входе С триггер 1 не реагирует на сигналы входов J и К. На синхронизирующий вход триггера 2 при этом подается уровень лог.1, и состояние ведущего триггера 1 передается ведомому триггеру 2. Оба триггера оказываются в одном и том же состоянии. При переходе на входе С к уровню лог. 1 на синхронизирующий вход триггера 2 через инвертор подается уровень лог. О, и логическая связь между триггерами обрывается. Триггер 1 устанавливается в состояние Q, определяемое выражением (14.1). Подача вновь на вход С уровня лог. О приводит к передаче состояния Q из триггера 1 в триггер 2, Символическое изображение описанного JKтриггера приведено на рис. 14.5,в.

На рис. 14-6 показано включение JK-триггера, при котором он выпол­няет функции D-триггера.

 

Рис.14.6

Т-триггер. На рис. 14.7,а представлена логическая структура Т-триггера. При положительном фронте импульса, поступающего на вход Т, ведущий триггер 1 устанавливается в состояние, противоположное со­стоянию ведомого триггера 2, при отрицательном фронте входного импульса происходит передача сигнала, соответствующего состоянию триггера 7, в триггер 2.

На рис. 14.7,6 приведено условное изображение Т-триггера. Режим Т-триггера может быть получен с помощью JK-триггера либо D-триггера, как показано на рис. 14.8,а,б

 

 

Рис.14.7

 

Триггеры с динамическим управлением

В триггерах с динамическим управлением (управлением фронтом синхронизирующего сигнала) процессы, связанные с переключением, происходят в течение короткого времени вблизи фронта сигнала на синхронизирующем входе. Если переключение триггера происходит при положительном фронте сигнала на этом входе, то вход называется прямым динамическим входом (условное обозначение прямого динами­ческого входа триггера показано на рис. 14.9,а,); если при отрицательном — то инверсным динамическим входом (условное обозначение инверсно­го динамического входа триггера приведено на рис. 14.9,6).

 

D-триггер. На рис- 14.10,а приведена логическая структура D-триггера.

 

Рис.14.10

Рис.14.11

 

Лекция 15.

Тема: Счетчики Назначение и типы счетчиков

Счетчик — это цифровое устройство, определяющее, сколько раз на его входе появился некоторый определенный логический уровень. В дальнейшем во всех случаях, когда это не оговаривается специально, будем полагать, что счетчик подсчитывает содержащиеся во входном сигнале переходы с уровня лог. О к уровню лог. 1. При входном сигнале, имеющем форму последовательности импульсов, счетчик ведет счет поступающих на вход импульсов. Числа в счетчике представляются некоторыми комбинациями состояний триггеров. При поступлении на вход очередного уровня лог. 1 в счетчике устанавливается новая комби­нация состояний триггеров, соответствующая числу, на единицу большему предыдущего числа. Таким образом, счетчик представляет собой логическое устройство последовательностного типа, в котором новое состояние определяется предыдущим состоянием и значением логической переменной на входе.

Суммирующие двоичные счетчики

В суммирующем счетчике поступление на вход очередного уровня лог.1 (очередного импульса) вызывает увеличение на единицу хранимо­го в счетчике числа. Таким образом, в счетчике устанавливается число, которое получается путем суммирования предыдущего значения с еди­ницей. Это суммирование проводится по обычным правилам сложения в двоичной системе счисления. Например:


 

Заметим, что в процессе такого суммирования имеют место следую­щие особенности:

1) если цифра некоторого разряда остается неизменной либо изменя­ется с 0 на 1, то при этом цифры более старших разрядов не изменяются;

2) если цифра некоторого разряда изменяется с 1 на 0, то происходит инвертирование цифры следующего за ним более старшего разряда.

Этот принцип использован при построении схемы счетчика, пред­ставленной на рис. 15.1,а. Схема имеет следующие особенности:

Ø     входы J и К в каждом триггере ТТ объединены, и на эти входы подан уровень лог. 1. таким образом, в каждом триггере синхронизирующий вход С является счетным входом триггера;

Ø     сигнал с прямого выхода триггера каждого разряда поступает на счетный вход С триггера следующего, более старшего разряда, а на счетный вход триггера I  первого разряда подаются входные импульсы.

Рис. 15.1.

Если на счетном входе С триггера действует импульс, то его поло­жительным фронтом переключается ведущая часть триггера, отрица­тельным — ведомая. Итак, при каждом изменении сигнала на счетном входе с уровня лог. 1 на уровень лог. О изменяется на противоположное состояние выхода триггера. Таким образом, при отрицательном фронте сигнала на выходе триггера происходит переключение следующего за ним триггера более старшего разряда. На рис.15.1,6 показана временная диаграмма работы данного счетчика.                           

С каждым входным импульсом число в счетчике увеличивается на единицу. Такое нарастание числа происходит до тех пор, пока после (2n -1)-го входного импульса (п — число разрядов в счетчике) в счетчике не устанавливается двоичное число 11...1. Далее с приходом 2n-го импульса в счетчике устанавливается исходное состояние 00...0, после чего счет ведется сначала. Таким образом, при непрерывной подаче на вход импульсов счетчик циклически с периодом 2n входных импульсов устанавливается в исходное состояние.                                

Вычитающий и реверсивный счетчики                       

В вычитающем счетчике поступление на вход очередного уровня лог.1 (очередного импульса) вызывает уменьшение хранившегося в счетчике числа на единицу.

Рассмотрим пример такого вычитания единицы:


Из первого примера видно, что если в младшем разряде числа содер­жится 1, то получающееся в результате вычитания 1 число отличается от исходного лишь в младшем разряде.

Если в младшем разряде числа содержится 0, то вычитание сопро­вождается возникновением переносов. В отличие от суммирования, при котором перенос прибавляется в разряд, в который он поступает, в вычитании перенос имеет смысл заема из следующего, более старшего разряда и вычитается из этого разряда. Последовательная передача таких заемов из разряда в разряд продолжается до тех пор, пока в очередном разряде, в который передается заем, не обнаруживается 1.

Так, во втором из приведенных выше примеров такая 1 обнаруживается в четвертом разряде. В результате заема этой 1 в четвертом разряде обра­зуется 0, а занятая из этого разряда 1 передается в третий разряд, где она имеет уже вес 2. Из этих двух единиц в третьем разряде остается одна, а другая передается во второй разряд, где она приобретает также вес 2 и т.д.

Таким образом, в результате вычитания часть числа левее первого из разрядов, содержащих 1, остается неизменной, цифры остальных разрядов инвертируются.

Функционирование 1-го разряда счетчика при выполнении операции вычитания единицы представлено в табл. 15.1..

Таблица 15.1

ai

pi

ci

pi+1

0

0

0

0

0

1

1

1

1

0

1

0

1

1

0

0

 

 

 


Из этой таблицы истинности следуют логические выражения


Цифры разрядов ci определяются тем же логическим выражением, что и в суммирующем счетчике. Следовательно, как и в суммирующем счетчике, перенос должен подаваться на счетный вход, образованный соединением информационных входов J и К триггера. Отличие выражения рi+1 от соответствующего выражения суммирующего счетчика состоит в том, что вместо аi, использовано аi Таким образом, в вычитающем счетчике на элементы И, формирующие переносы, подаются сигналы с инверсных выходов триггеров.

На рис.15.2 показана схема вычитающего счетчика с последователь­ной передачей переносов. Для повышения скорости работы счетчика могут быть использованы последовательно-параллельные цепи передачи переносов. Вычитающий счетчик, как и суммирующий, имеет период циклической работы, равный 2n импульсов.

Рис. 15.2

Реверсивный счетчик допускает в процессе работы переключение из режима суммирования в режим вычитания и наоборот. На рис. 15.3 приведена схема такого счетчика

Рис. 15.3

В ней предусмотрены две цепи передачи переносов, одна из которых соответствует схеме суммирующего счетчика, другая — схеме вычитающего счетчика. Управляющие сигналы I1 и I2 включают в работу, одну или другую цепь.

 

 

К ПРЕДЫДУЩЕЙ ЛЕКЦИИ

ОГЛАВЛЕНИЕ

К СЛЕДУЮЩЕЙ ЛЕКЦИИ


При I1=1 и I2=0 оказывается закрытым элемент И2 и, следовательно, отключена цепь передачи переносов режима вычитания. Счетчик работает в режиме суммирования. При I1=0 и I2=1 закрыт элемент И1 и отключена, таким образом, цепь передачи переносов режима суммирования, счетчик работает в режиме вычитания.

Десятичный счетчик

Каждый десятичный разряд счетчика — декада — является двоичным счетчиком с периодом цикла N=10.

На рис. 15.4 приведена схема декады и показана связь со следующей декадой. Как видно из схемы, входными импульсами следующей декады являются импульсы, возникающие на выходе триггера старшего разряда данной декады. В момент отрицательного фронта десятого импульса, поступающего на вход данной декады, триггеры этой декады переходят в состояние 0, на выходе триггера четвертого разряда возникает изменение уровня от лог. 1 до лог.О. Это вызывает переход следующей декады в состояние, соответствующее двоичному числу, на единицу большему.

Рис. 15.4.

Десятичные счетчики находят широкое применение в тех случаях, когда число поступающих импульсов необходимо представлять в привычной для человека десятичной системе счисления.



Здесь элементы И-НЕ 1 и И-НЕ 2 составляют простейшую выходную триггерную структуру, состояние которой определяет состояние D-триггера. Элементы И-НЕ 3 — 6 образуют схему, формирующую сигна­лы Y1 и Y2 которыми переключается выходная триггерная структура. На положительном фронте синхронизирующего сигнала на входе C выходная триггерная структура устанавливается в состояние, соответ­ствующее логическому уровню на входе D. В этом можно убедится, задавая различные значения D при разных исходных состояниях триггера. Входы Sd и Rd— установочные, сигналами лог. на этих входах триггер устанавливается в состояние соответственно 1 и 0. На рис.14.10,6 приведено условное обозначение триггера.

 

JK-триггер. Одна из логических схем JK-триггера и его условное обозначение приведены на рис. 14.11. Убедитесь самостоятельно, что при действии положительного фронта сигнала на синхронизирующем входе С триггер устанавливается в состояние 1 при J= 1 и в состояние при К= 1.

 

 

 

Лекция 16.

Тема: Кольцевой счетчик

В рассмотренных ранее счетчиках число поступлении на вход импульсов представляется в форме двоичного числа, цифры разрядов которого выражаются через состояния триггеров. При этом, если требуется получить десятичное представление числа импульсов, к выходам счетчика подключается дешифратор.

На рис. 16.1 показано подключение дешифратора к декаде десятичного счетчика. В этой схеме уровень лог. 1 появляется на том из выходов дешифратора, десятичный номер которого соответствует двоичному числу в счетчике. В процессе счета с каждым поступлением на вход импульса происходит переход лог. 1 на следующий выход, номер которого на единицу больше.

Рис. 16.1

Неудобства, связанные с необходимостью применения дешифратора, устраняются в кольцевом счетчике: в нем число поступлений импульсов выражается непосредственно в десятичной системе счисления.

Кольцевой счетчик строится в виде сдвигового регистра, в котором выдвигаемая из старшего разряда информация вводится в младший разряд. Схема счетчика показана на рис. 1б.2. В счетчике использовано N триггеров ТТ. Перед началом счета импульсом начальной установки триггер 0 устанавливается в состояние 1, остальные триггеры уста­навливаются в состояние 0. Этому состоянию счетчика соответствует число 0. На выход счетчика, обозначенный цифрой 0, с прямого выхода триггера 0 передается лог.1. Далее каждый из приходящих на вход импульсов переписывает в счетчике 1 в следующий триггер и лог.1 передается на следующий выход, обозначенный цифрой, на единицу большей. Таким образом, по тому, какой из триггеров находится в состоянии 1, т.е. на выходе какого из триггеров возникает уровень лог. 1, выявляется число поступивших на вход импульсов непосредственно в десятичной системе счисления.          


Рис. 16.2.

Кольцевой счетчик обеспечивает высокую скорость работы. Это связано с тем, что единица из одного триггера в другой передается непосредственно (без использования в цепи передачи логических элементов) путем подключения входов J и К каждого триггера соответственно к прямому и инверсному выходам предыдущего триггера.

После подачи N - 1 импульсов в состоянии 1 окажется (N - 1)-й триггер, а с приходом N-го импульса единица из этого триггера перепишется в триггер 0 и счет импульсов начнется сначала. Следовательно, период цикла кольцевого счетчика равен числу использованных в нем триггеров. Например, для построения декады десятичного счетчика потребуется 10 триггеров (вместо четырех триггеров в двоичном счетчике). Таким обра­зом,   возможность   построения   счетчика,   выдающего   числа непосредственно  в десятичной  системе  счисления,  достигается существенным увеличением числа используемых в схеме счетчика элементов.

Делители частоты импульсной последовательности

Делитель частоты — устройство, которое при подаче на его вход периодической последовательности импульсов формирует на выходе такую же последовательность, но имеющую частоту повторения им­пульсов, в некоторое число раз меньшую, чем частота импульсов вход­ной последовательности.

Отличие делителей частоты от счетчиков состоит в следующем. В счетчике каждая комбинация состоянии триггеров определяет в некото­рой системе счисления число импульсов, поступивших к данному мо­менту времени. В делителе частоты последовательность состояний может быть выбрана произвольной, важно лишь обеспечить заданный период цикла N. Последовательность состояний выбирается из сообра­жений  обеспечения  при  заданном  N  наибольшей  простоты межтриггерных   связей.   Эти   связи   должны   выполняться непосредственным соединением выходов одних триггеров со входами других без логических элементов. Счетчик, имеющий то же значение N,может исполнять роль делителя частоты, однако следует иметь в виду, что такое решение будет неэкономичным.

Рассмотрим схемы делителей частоты с различными коэффициентами деления N.

Делитель частоты с коэффициентом деления N = 2. Схема делителя приведена на рис. 16.3,а. В моменты отрицательного фронта входных импульсов триггер переключается в новое состояние. Как видно из временной диаграммы на рис. 16.3,6, период импульсной последова­тельности Твых на выходе триггера оказывается вдвое больше периода следования импульсов на входе. Следовательно,fвых=1/Tвых=1/(2Tвх)=fвх/2, т.е. частота следования импульсов на выходе в два раза ниже, чем на входе.

Рис. 16.3

Делитель частоты с коэффициентом деления N = 2n. На рис. 16.4,а показано последовательное соединение делителей частоты с коэффици­ентом деления, равным двум, при котором выход каждого из делителей подключен к входу следующего. На выходе каждого делителя частота следования импульсов вдвое ниже, чем на входе.

Так, если частота следования импульсов на входе первого делителя fвх, то на выходе первого делителя fвых=fвх/2, на выходе второго fвых2=fвых1/2=fвх/22   на выходе третьего fвых3=fвых2/2=fвх/22 и т.д. При и каскадах подобного деления частота выходной последовательности окажется равной fвых=fвх/2n, т.е. будет осуществляться деление частоты в N=2n раз.

Делитель частоты с коэффициентом деления N = 3. Счетчик с перио­дом цикла N = 3 имеет простейшие межтриггерные связи без логических элементов. Этот счетчик может одновременно служить и делителем частоты с коэффициентом N= 3.

Делитель частоты с коэффициентом деления N = 5. Схема делителя и временная диаграмма работы приведены на рис. 16.4, таблица состояний в табл. 16.1.

Таблица 16.1

Номер входного импульса

Состояние  триггеров

текущее

следующее

а3

а2

а1

а3

а2

а1

1

0

0

0

0

0

1

2

0

0

1

0

1

1

3

0

1

1

1

1

0

4

1

1

0

1

0

0

5

1

0

0

0

0

0

6

0

0

0

0

0

1

7

0

0

1

0

1

1

…

…

…

…

…

…

…

 

Как видно из временней диаграммы, на выходах триггеров всегда образуется последовательность импульсов с частотой в пять раз более низкой, чем частота импульсов на входе делителя.

 

Лекция 17.

Тема: Сумматоры

Одноразрядный двоичный сумматор

Из рассмотренного ранее принципа сложения многоразрядных двоичных чисел следует, что в каждом из разрядов производятся однотипные действия: определяется цифра суммы путем сложения по модулю 2 цифр слагаемых и поступающего в данный разряд переноса и формируется перенос, передаваемый в следующий разряд. Эти действия реализуются одноразрядным двоичным сумматором. Символическое изображение такого сумматора показано на рис. 17.1,а. Он имеет три входа для подачи цифр разрядов слагаемых аi,bi  и переноса рi , на выходах формируются сумма si, и перенос pi+1, предназначенный для передачи в следующий разряд. В одноразрядном сумматоре могут предусматриваться входы для подачи как прямых, так и инверсных значений входных переменных аi,bi,pi. Пример такого одноразрядного сумматора приведен на рис. 17.1 ,б.

В табл. 17.1 показано функционирование одноразрядного сумматора.

Пользуясь этой таблицей истинности, запишем логические выражения для выходных величин si, и pi в базисе И-ИЛИ-НЕ:

 


На рис. 17.2 приведена схема сумматора, построенного с использо­ванием логических выражений.       

 

Таблица 17.1 


Входы

Выходы

Слагаемые

Перенос

Сумма

Перенос

0

0

0

0

0

0

1

0

1

0

1

0

0

1

0

1

1

0

0

1

0

0

1

1

0

0

1

1

0

1

1

0

1

0

1

1

1

1

1

1

 

 

Многоразрядные двоичные сумматоры

В зависимости от способа ввода кодов слагаемых сумматоры делятся на два типа: последовательного и параллельного действия. В сумматоры первого типа коды чисел вводятся в последовательной форме, т.е. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое слагаемое подается в параллельной форме, т.е. одновременно всеми разрядами.

Сумматор последовательного действия (рис.17.3.) Состоит из одно­разрядного сумматора, выход pi+1 которого соединен с входом рi через D-триггер. Изображенные на рисунке сдвиговые регистры RG не входят непосредственно в схему сумматора, они служат для подачи на вход сумматора разрядов, слагаемых (регистры 1 и 2) и приема выдаваемых сумматором разрядов суммы (регистр 3). Операция суммирования во всех разрядах слагаемых осуществляется с помощью одного и того же одноразрядного сумматора. Такое построение сумматора возможно за счет того, что слагаемые поступают в последовательной форме.

С первым тактовым импульсом на входы сумматора поступают из регистров 1 и 2 цифры первого разряда слагаемых а1 и b1 ,из D-триггера на вход рi ,подается уровень лог. 0. Суммируя поданные на входы цифры одноразрядный сумматор формирует первый разряд суммы S1 ,выдаваемый на вход регистра 3, и перенос р1  ,принимаемый в D-триггер Второй тактовый импульс осуществляет в регистрах сдвиг на один разряд вправо; при этом на входы одноразрядного сумматора подаются цифры        

Рис. 17.З

второго разряда слагаемых а2,b2 и перенос р2 , получающаяся цифра второго разряда суммы вдвигается в регистр 3, перенос рз принимается в триггер и т.д.

Очевидное достоинство сумматора последовательного действия за­ключается в малом объеме оборудования, требуемого для его постро­ения. Однако связанная с этим необходимость в последовательной обработке разрядов приводит к низкому быстродействию.

Сумматор параллельного действия. Состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор (рис. 17.4).

При подаче слагаемых цифры их разрядов поступают на соответст­вующие одноразрядные сумматоры. Каждый из одноразрядных сумма­торов формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего, более старшего разряда.

Повышение быстродействия параллельных сумматоров. Для обеспе­чения высокого быстродействия параллельные сумматоры должны строиться на элементах, также имеющих высокое быстродействие. Трудности в достижении высокого быстродействия сумматора, постро­енного по схеме на рис. 17.4, связаны с тем, что процесс распространения переносов в нем носит последовательный характер. Импульс переноса в каждом разряде формируется после того, как будет сформирован и передан импульс переноса из предыдущего разряда. В наиболее неблагоприятном случае возникший в младшем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов t = пt1 , где t1 — задержка распространения переноса в одном разряде.

Уменьшение t1 достигается следующими приемами.

1. При построении схем одноразрядных сумматоров стремятся к уменьшению числа элементов в цепи между входом, на который посту­пает импульс переноса рi и выходом, на котором формируется переда­ваемый в следующий разряд импульс переноса рi+1 .Этот принцип реализован в схеме сумматора на рис. 17.1, в которой цепь от рi k рi+1 содержит один логический элемент И-ИЛИ-НЕ.

 

2. В цепях от рi к  рi+1 применяют элементы с повышенным быстро­действием.

3. Схемы сумматора следует строить таким образом, чтобы сигналы с выхода каждого логического элемента в цепи от  рi к  рi+1  поступали на возможно меньшее число других логических элементов, так как присо­единение каждого дополнительного элемента к той или иной точке цепи переносов, как правило, приводит к увеличению паразитной емкости и длительности фронтов сигналов и, следовательно, к увеличению задержки распространения сигнала и снижению быстродействия сумматора.

4. Применяют устройства формирования переносов в параллельной форме. В показанном на рис. 17.4 сумматоре с помощью устройства;

называемого блоком ускоренного переноса, производится формирование переносов в параллельной форме, т.е. одновременно для всех разрядов.

Переносы из этого блока поступают во все разряды сумматора одновременно. При этом разрядные сумматоры не содержат цепей формирования переносов, они формируют только сумму Si и величину уi и хi, для получения которых переносы не требуются. Эти величины уi и хi   необходимы для формирования переносов в блоке ускоренного переноса, они определяют следующие ситуации: у, = 1 означает, что в 1-м разряде перенос рi+1  в следующий (i+1 )-й разряд необходимо формировать независимо от поступления в данный разряд переноса из предыдущего разряда; xi = 1 означает, что в i-м разряде перенос рi+1 должен формироваться только при условии поступления переноса рi из предыдущего разряда.

 

 


Рассмотрим принцип построения блока ускоренного переноса. Пере­нос р2 во второй разряд должен формироваться при условии у1 = 1 или при условии хi = 1 и наличии переноса на входе p1 т.е. p2 =y1vx1p1 После преобразований получим

 

Аналогичные выражения можно построить  для переносов в другие разряды


Предлагаем самостоятельно убедиться в справедливости следующих выражений:


На рис. 17.5,а и б показаны схема блока ускоренного переноса и его условное обозначение.

Входящие в выражения р2...р5 величины yi,xi формируются одновременно во всех разрядных сумматорах, одновременно поступают на входы блока ускоренного переноса, и, следовательно, в этом блоке одновременно формируются переносы, подаваемые в разрядные сумматоры. После поступления переносов  из блока ускоренного переноса в разрядных сумматорах формируются суммы Si.

Рис.17.5

Формирование инверсных значении уi и хi и суммы Si в разрядном сумматоре может быть выполнено по следующим логическим выраже­ниям:


Схема разрядного сумматора, построенного в соответствии с этими выражениями, показана на рис. 17.5,в.

 

 

Лекция 18.

Тема: Десятичные сумматоры

Для построения многоразрядных двоичных сумматоров, как было показано в предыдущей лекции, необходимы одноразрядные двоичные сумматоры. Аналогично многоразрядные десятичные сумматоры строятся с использованием одноразрядных десятичных сумматоров. Последние выполняют операцию суммирования десятичных цифр аi,bi  и переноса рi , поступающих в разряд, и формируют на выходах десятичную цифру суммы Si и перенос pi+1 для передачи в следующий десятичный разряд.

При использовании десятичной системы счисления цифры разрядов десятичного числа представляются в двоичной форме. В связи с этим одна из особенностей одноразрядных десятичных сумматоров связана с тем, что суммируемые десятичные цифры аi ,bi  представляются многоразрядными двоичными числами (переносы рi независимо от используемой системы счисления могут иметь лишь значения 0 либо 1). Рассмотрим построение одноразрядного сумматора десятичных цифр, представляемых в коде 8421.

Сумматор для кода 8421 (рис.18.1). В работе сумматора этого типа имеются особенности в формировании переноса и суммы по сравнению с работой двоичного сумматора.

 

Рис. 18.1.

Схема одноразрядного десятичного сумматора .(рис. 18.1) включает четырехразрядный двоичный сумматор I  схему формирования переноса рi+1 в следующий десятичный разряд II и схему коррекции суммы III. Последняя представляет собой трехразрядный сумматор, в котором при рi+1=1    производится    прибавление    единицы    в    разрядах нескорректированной суммы с весовыми коэффициентами 2 и 4.

Операция суммирования в случае, когда либо одно слагаемое, либо оба слагаемых имеют отрицательные значения, может производиться с представлением таких слагаемых в обратном коде.

Схема формирования обратного кода. В десятичной системе счисления обратный код образуется путем преобразования каждой цифры числа в дополнение до 9. В табл. 18.1 приведены для десятичных цифр О, 1,.... 9 прямые коды и соответствующие им обратные коды.

Таблица 18.1

 

Десятичная

цифра

Прямой код 8421

Обратный код 8421

a(8)i

a(4)i

a(2)i

a(1)i

b(8)i

b(4)i

b(2)i

b(1)i

0

0

0

0

0

1

0

0

1

1

0

0

0

1

1

0

0

0

2

0

0

1

0

0

1

1

1

3

0

0

1

1

0

1

1

0

4

0

1

0

0

0

1

0

1

5

0

1

0

1

0

1

0

0

6

0

1

1

0

0

0

1

1

7

0

1

1

1

0

0

1

0

8

1

0

0

0

0

0

0

1

9

1

0

0

1

0

0

0

0

 

 

Из сопоставления приведенных в таблице значений аi(2), аi(1) соответствующих им bi(2), bi(1)  нетрудно заключить, что

b(1)i =a-(1)i, b(2)i =a(2)i

Логические выражения для bi(2), bi(1)  можно получить из карт Вейча

(табл.18.2):

b(4)i =a(4)i *a-(2)i v a-(4)i *a(2)i

b(8)i =a-(8)i *a-(4)i *a-(2)i

 

На рис. 18.2 приведена схема, формирующая обратный код по полученным выше логическим выражениям.

Таблица 18.2


 

 

Лекция 19.

Тема: Принцип аналого-цифрового преобразования информации

В большинстве случаев получаемый непосредственно от источника информации сигнал представлен в форме непрерывно меняющегося по значению напряжения либо тока. (рис. 19.1). Таков, в частности, характер электрического сигнала, соответствующего телефонным, телевизионным и другим видам сообщений. Для передачи таких сообщений по линии связи или для их обработки (например, при от фильтровании помех) могут быть использованы две формы: аналоговая или цифровая.

Рис. 19.1

Аналоговая форма предусматривает оперирование всеми значениями сигнала, цифровая форма — отдельными его значениями, представлен­ными в форме кодовых комбинаций.

Преобразование сигналов из аналоговой формы в цифровую выпол­няется в устройстве, называемом аналого-цифровым преобразователем (АЦП). В преобразователе сигналов из аналоговой формы в цифровую можно выделить следующие процессы: дискретизацию, квантование, кодирование. Рассмотрим сущность этих процессов. При этом для опре­деленности в последующем изложении будем считать, что преобразование в цифровую форму осуществляется над сигналом, представленным в форме меняющегося во времени напряжения.

Дискретизация непрерывных сигналов.

Процесс дискретизации заключается в том, что из непрерывного во времени сигнала выбираются отдельные его значения, соответствующие моментам времени, следующим через определенный временной интервал Т (на рис. 19.1 моменты t0,t1...). Интервал Т называется тактовым интервалом времени, а моменты t0,t1... в которые берутся отсчеты, — тактовыми моментами времени.

Дискретные значения сигнала следует отсчитывать с таким малым тактовым интервалом Т, чтобы по ним можно было бы восстановить сигнал в аналоговой форме с требуемой точностью.

Квантование и кодирование. Сущность этих операций заключается в следующем. Создается сетка так называемых уровней квантования (рис. 19.1), сдвинутых друг относительно друга на величину А, называемую шагом квантования. Каждому уровню квантования можно приписать порядковый номер (О, I, 2, 3, 4 и т.д.). Далее полученные в результате дискретизации значения исходного аналогового напряжения заменяются ближайшими к ним уровнями квантования. Так, на диаграмме рис. 19.1 значение напряжения в момент t0 заменяется ближайшим к нему уровнем квантования с номером 3, в тактовый момент t1 значение напряжения ближе к уровню 6 и заменяется этим уровнем и т.д.

Описанный процесс носит название операции квантования, смысл которой состоит в округлении значений аналогового напряжения, выбранных в тактовые моменты времени. Как и всякое округление, процесс квантования приводит к погрешности (к ошибкам квантования) в представлении дискретных  значений  напряжения,  создавая  так называемый шум квантования. При проектировании АЦП стремятся снизить шум квантования до такого уровня, при котором он еще обеспечивает требуемую точность. Подробнее шум квантования будет рассмотрен далее.

Следующая операция, выполняемая при аналого-цифровом преоб­разовании сигналов, — кодирование. Смысл ее состоит в следующем. Округление значения напряжения, осуществляемое при операции кван­тования, позволяет эти значения представлять числами — номерами соответствующих уровней квантования. Для диаграммы, представленной на рис. 19.1, образуется последовательность чисел: 3, 6, 7, 4, I, 2 и т.д. Получаемая таким образом последовательность чисел представляется двоичным кодом.

Вернемся к искажениям, связанным с процессом квантования, на­званным шумом квантования. При телефонной связи шум квантования воспринимается ухом человека действительно в виде шума, сопровож­дающего речь.

При организации телефонной связи номера уровней квантования обычно выражаются семи- восьмиразрядными двоичными числами, а число уровней квантования N = 27...28 = 128...256.

 Наряду с рассмотренными выше погрешностями квантования при  аналого-цифровом преобразовании возникают аппаратурные  погреш­ности, связанные с неточностью работы отдельных узлов АЦП. Эти погрешности будут выявляться при рассмотрении различных схемных построений АЦП.

 

Цифроаналоговые преобразователи

Рассмотрим цифроаналоговые преобразователи (ЦАП), построенные по принципу суммирования напряжений или токов, пропорциональных весовым коэффициентам двоичного кода. Схема ЦАП с суммированием напряжений. Одна из таких схем с суммированием напряжений на операционном усилителе приведена на рис. 19.2. Триггеры 1 ... n образуют регистр, в который помещаются двоичные числа, предназначенные для перевода в пропорциональные им значения напряжения на выходе. Будем считать, что напряжение на выходе каждого из триггеров может принимать одно из двух возможных значений: E при состоянии 1 и 0 при состоянии 0.

Рис. 19.2

Напряжения с выходов триггеров передаются на выход ЦАП через операционный усилитель (ОУ), работающий в режиме взвешенного суммирования напряжений (аналогового сумматора). Для каждого триггера предусматривается отдельный вход в сумматоре с коэффициен­том передачи

 

Ki=Rос/Rвхi=Rос/(R*2n-i)=Rос2* -n-i/R

 

Таким образом, напряжение с выхода триггера n-го разряда передается на выход усилителя с коэффициентом передачи: Кoc=Roc/R, этот коэффициент для (п - 1)-го разряда Кn-1 =2-1 Roc/R ; для (п - 2)-го разряда Кn-2 =2-2 Roc/R и т.д.

Обратим внимание на то, что коэффициенты передачи усилителя с отдельных его входов находятся в том же соотношении, что и весовые коэффициенты соответствующих разрядов двоичного числа. Так, Кп в два раза больше Кn-1 и весовой коэффициент n-го разряда в два раза больше весового коэффициента (п - 1)-го разряда: Следовательно, напряжения, передаваемые на выход усилителя с выходов триггеров отдельных разрядов, находящихся в состоянии 1, пропорциональны весовым коэффициентам разрядов.

 

 


Если в состоянии 1 находятся одновременно триггеры нескольких разрядов, то напряжение на выходе усилителя равно сумме напряжений, передаваемых на этот выход от отдельных разрядов двоичного числа в регистре: аn, ап-1,..., а1). Тогда напряжение на выходе усилителя

 

                      


Здесь N — десятичное значение двоичного числа, введенного в ре­гистр. Из последнего выражения видно, что напряжение на выходе ЦАП пропорционально числу в регистре.

Рассмотрим работу ЦАП в случае, когда на триггерах 1....п построен двоичный  счетчик.  Если  подать  на  вход  этого  счетчика последовательность импульсов, то с приходом каждого очередного импульса число в счетчике будет увеличиваться на единицу и напряжение на выходе ЦАП будет возрастать на ступеньку, соот­ветствующую единице младшего разряда счетчика. Таким образом, напряжение на выходе ЦАП будет иметь ступенчатую форму, как показано на рис. 19.3.

 

 

Рис. 19.3

 

После поступления 2n - 1 импульсов все разряды счетчика будут содер­жать 1, на выходе ЦАП образуется максимальное напряжение


При большом числе  разрядов 2>> 2(n-1) и Uвых max = 2ERос/ R               

 

Далее очередным импульсом счетчик будет сброшен в нулевое со-    стояние, нулевым будет и выходное напряжение ЦАП. После этого  счетчик начинает счет импульсов сначала, и на выходе ЦАП вновь    формируется напряжение ступенчатой формы.  

 

 


Суммарная абсолютная погрешность  преобразования  должна быть меньше выходного напряжения, соответствующего единице младшего разряда входного двоичного числа:

 

 Отсюда можно получить условие для относительной погрешности:

 

η=ΔUвых/Uвыхmax<2-(n-1)/(2-2-(n-1))=2-n

 

Недостатки рассмотренной схемы преобразователя:

-используются высокоточные резисторы с различными значениями сопротивления;

-трудно обеспечить высокую точность выходного напряжения триг­геров.

Эти недостатки устранены в схеме ЦАП, приведенной на рис. 19.4, где показана схема трехразрядного преобразователя. Нетрудно построить схему с любым заданным числом разрядов. Особенности этой схемы, называемой схемой с суммированием напряжений на резисторной мат­рице, состоит в том, что, во-первых, используются резисторы лишь с двумя значениями сопротивления (R и 2R) и, во-вторых, выходные напряжения триггеров непосредственно не участвуют в формировании выходного напряжения ЦАП, а используются лишь для управления состоянием ключей, т.е. устранены отмеченные выше недостатки предыдущей схемы ЦАП.

 

Лекция 20.

Тема: ЦАП (продолжение)

Рассмотрим подробнее работу ЦАП (рис 19.4) В каждом разряде имеется два ключа, через один из них в резисторную матрицу подается напряжение Е, через другой — нулевое напряжение. Определим напряжения на выходе ЦАП, соответствующие единицам разрядов числа, помещаемого в регистр. Пусть в регистр введено число ЮО;. Триггер 3 в состоянии 1, и в третьем разряде открыт ключ (Кл 3), в остальных разрядах триггеры в состоянии 0 и открыты ключи 2' и 1 (рис. 20.1,а). Последовательными преобразованиями можно получить схему (рис- 20-1, д). из которой следует, что напряжение в точке A3 равно UA3=Uвых=Е/3.

Если в регистр поместить число 0102, то резисторную матрицу можно представить схемой, показанной на рис. 20.2,а. Путем преобразования ее можно привести к схеме, представленной на рис.20.2в.

Рис.20.1.

Рис.20.2

Возникающее в точке А2 напряжение имеет то же значение, что и в точке Аз схемы на рис. 20.!. Из рис. 20,2,6 видно, что при передаче на выход преобразователя это напряжение делится на два и, таким образом, Uвых=О,5UA2=О,5Е/3.

Итак, напряжение на выходе, соответствующее единицам отдельных разрядов двоичного числа в регистре, пропорционально весовым коэффициентам разрядов.


         

Из выражения видно, что выходное напряжение ПАП пропорцио­нально числу N. помещаемому в регистр.

Аппаратурные погрешности преобразования в данной схеме связаны с отклонениями сопротивления резисторов от их номинальных значений, не идеальностью ключей (сопротивление реального ключа в закрытом состоянии не равно бесконечности, а в открытом — не равно нулю), нестабильностью источника напряжения Е. Наибольшее влияние на погрешность ЦАП оказывают эти отклонения в старших разрядах.

Схема ЦАП с суммированием токов. На рис. 20.3 показан еще один вариант схемы ЦАП — схема с суммированием токов в резисторной матрице. Вместо источника стабильного напряжения Е в данной схеме используются источники стабильного тока I. Если триггер находится в состоянии 1, ток I источника через открытый ключ втекает в резисторную матрицу, если триггер в состоянии 0, то открывается другой ключ, который замыкает источник. На рис. 20.4,а показана схема, соответствующая числу 10002. Путем преобразования она приводится к эквивалентным схемам на рис. 20.4,6 и в, откуда следует UА4=Uвых=2/ЗR1. Такое же напряжение образуется в любой из точек А1, А2 ,А3 ,А4, если соответствующий разряд регистра содержит 1. При передаче напряжения между этими точками напряжение делится на два и, следовательно, выходное напряжение


 


 

 

Лекция 21.

Тема:Аналого-цифровые преобразователи

По своей структуре схемы АЦП делятся на два типа: схемы, содер­жащие цифроаналоговый преобразователь (ЦАП), и схемы, не содержа­щие ЦАП.

АЦП с промежуточным  преобразованием напряжения  во временной интервал. Схема преобразователя данного типа приведена на рис. 21.1,а, временные диаграммы, иллюстрирующие процессы в преобразователе, — на рис. 21.1,6. В схеме этого типа ЦАП не используется. Рассмотрим работу преобразователя. Очередным тактовым импульсом счетчик сбрасывается в нулевое состояние и одновременно запускается генератор линейно изменяющегося напряжения (ГЛИН). Выходное напряжение ГЛИН поступает на входы компараторов К1 и К2, на другие входы которых подаются соответственно нулевое напряжение и подлежащее преобразованию в числовую форму напряжение Uвх на входе схемы (Вх). В момент времени, когда линейно изменяющееся напряжение, нарастая от небольших отрицательных значений, проходит нулевое значение, выдает импульс первый компаратор. Этим импульсом триггер устанавливается в состояние 1. В момент, когда линейно изменяющееся напряжение достигает значения Uвх , выдается импульс вторым компаратором. Этим импульсом триггер возвращается в состояние 0.

Время Т, в течение которого триггер находится в состоянии 1, про­порционально входному напряжению. Таким образом, входное напря­жение преобразуется во временной интервал, длительность которого пропорциональна значению входного напряжения.

В течение времени Т с выхода триггера подается высокое напряжение на вход элемента И, и импульсы генератора импульсной последовательности (ГИП) проходят через элемент на вход счетчика (Сч). Очевидно, устанавливающееся в счетчике число пропорционально T, а следова­тельно, и  Uвх.

Для получения нового отсчета напряжения следует вновь подать импульс запуска. Таким образом, импульсы запуска должны следовать с частотой дискретизации входного напряжения. Покажем, как опреде­ляются параметры элементов преобразователя.

По заданной относительной погрешности η преобразователя опре­деляется максимальное число Nmax  до которого счетчик должен произ­водить счет: Мтах= 1/η. Число разрядов счетчика находится как минимальное п, удовлетворяющее неравенству Nтах <2 n.

Процесс преобразования значения Цвх в число занимает время Т, пропорциональное Цвх. Максимальное значение Тмах называется вре­менем преобразования;

Тпр=Тмах= τ Nmax=Nmax/F

 

где τ и Р— соответственно период и частота генератора импульсов. Отсюда                    

F= Nmax/ Тпр

 

АЦП с двойным интегрированием. Схема АЦП приведена на рис.21.3 ,а.. В ней, как и в схеме рассмотренного выше типа АЦП, не используется ЦАП, который для своего построения требует применения резисторной матрицы с высокоточными значениями сопротивлений.

Рассмотрим работу преобразователя. В момент 1о (рис.21.3,6) подачей импульса Цп в цепь "Пуск" осуществляется запуск схемы; сбрасывается в ) счетчик (Сч), первый ключ (Кл 1) устанавливается в замкнутое состояние, второй ключ (Кл2) — в разомкнутое.

 

Рис.21.3.

 Предварительно разряженный конденсатор С начинает заряжаться током от источника входного напряжения Uвх. Так как входное напряжение операционного усилителя (ОУ) близко к нулю, практически все напряжение Uвх  падает на резисторе R1 и ток в цепи резистора Iзар = Uвх /К;. Этот ток замыкается через конденсатор С. Если за время длительности импульса   Uп(Тп=t1-tо) значение напряжения Цех считать неизменным, конденсатор будет заряжаться постоянным током и напряжение на нем будет изменяться по линейному закону, достигая к моменту 12 значения

 

 

 


 

 

 


В момент окончания импульса на входе "Пуск" (в момент I;) счетчик начинает счет импульсов, поступающих в него из генератора импульсной последовательности (ГИ) через элемент И. В этот же момент ключ Кл1 устанавливается в разомкнутое состояние, ключ Кл2 — в замкнутое. В цепи конденсатора возникает ток обратного направления Iраз =Uоп/R2. Конденсатор разряжается постоянным током фаз, и напряжение на нем снижается по линейному закону. В момент t2 напряжение на конденсаторе Uc и напряжение на выходе операционного усилителя Uоу = -Uс проходят нулевое значение, на выходе компаратора (К) устанавливается уровень лог.О, прекращается прохождение импульсов ГИ через элемент И на вход счетчика (Сч). Образующееся к этому моменту в Сч число N есть значение Uвх представленное в цифровой форме.

 Определим значение N. Время разряда конденсатора

 

 

   

 

Подставляя выражение Цсmах получаем

 


Если период следования импульсов ГИ равен т, то количество им­пульсов N, поступающих в счетчик за время Т, определится выражением

 

 

 

 


Как видим, N пропорционально ивх. Величина

 

 


определяет масштаб, в котором представляется значение Uвх.

Аналого-цифровой преобразователь последовательного счета. Струк­турная схема преобразователя данного типа приведена на рис. 21.4,а.

Тактовым импульсом (ТИ) счетчик (Сч) сбрасывается в нулевое состо­яние. Нулевое напряжение Uцап=0 возникает на выходе ЦАП, преоб­разующего числа в счетчике в пропорциональное напряжение. Устанавливается неравенство Uвх>Uцап, при котором компаратор (К) подает на вход элемента И уровень лог. 1. При этом импульсы генератора импульсной последовательности (ГИ) проходят через элемент И на вход счетчика. Каждый поступивший на вход счетчика импульс вызывает увеличение на единицу хранившегося в нем числа, на одну элементар­ную ступеньку возрастает напряжение на выходе ЦАП. Таким образом, напряжение Uцап  растет по ступенчатому закону, как показано на рис. 21.4,6. В момент времени, когда Uцап достигает значения, превышаю­щего Uвх компаратор выдает уровень лог. О, и в дальнейшем прекраща­ется доступ импульсов генератора в счетчик. Полученное к этому моменту времени в счетчике число пропорционально напряжению Uвх.

Рис.21.4.

Из-за того, что в АЦП рассматриваемого типа не используется генера­тор  линейно  изменяющегося  напряжения,  его  аппаратурные погрешности меньше, чем могут быть в АЦП с промежуточным преобразованием     напряжения во временной интервал.